JPH07134678A - Ｒａｍ保護装置 - Google Patents
Ｒａｍ保護装置Info
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- JPH07134678A JPH07134678A JP116694A JP116694A JPH07134678A JP H07134678 A JPH07134678 A JP H07134678A JP 116694 A JP116694 A JP 116694A JP 116694 A JP116694 A JP 116694A JP H07134678 A JPH07134678 A JP H07134678A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
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Abstract
(57)【要約】
【目的】 郵便料金プリントシステムのメモリ装置内の
重要なデータを保護する装置及び方法を提供する。 【構成】 データ保護装置は、チップ選択ロジックと、
保護回路と、１つ以上のメモリ装置とを備えている。チ
ップ選択ロジックは、保護されたメモリがアドレスされ
たときに２つ以上の選択信号が発生するように設計され
る。このように、保護されたメモリエリアは１つ以上の
メモリ装置の全部又は一部分を包含する。付加的な選択
信号が保護回路によって処理され、この保護回路は、プ
ロセッサが保護されたメモリエリアに書き込みをする直
前に発生するようプログラムされている要求信号が存在
しないときに書き込みサイクル中にその保護されたメモ
リがアドレスされた場合に、プロセッサに割り込むよう
に構成される。
重要なデータを保護する装置及び方法を提供する。 【構成】 データ保護装置は、チップ選択ロジックと、
保護回路と、１つ以上のメモリ装置とを備えている。チ
ップ選択ロジックは、保護されたメモリがアドレスされ
たときに２つ以上の選択信号が発生するように設計され
る。このように、保護されたメモリエリアは１つ以上の
メモリ装置の全部又は一部分を包含する。付加的な選択
信号が保護回路によって処理され、この保護回路は、プ
ロセッサが保護されたメモリエリアに書き込みをする直
前に発生するようプログラムされている要求信号が存在
しないときに書き込みサイクル中にその保護されたメモ
リがアドレスされた場合に、プロセッサに割り込むよう
に構成される。
Description
【０００１】
【産業上の利用分野】本発明は一般にメモリ装置におけ
る重要又は重大なデータの保護に係り、より詳細には、
郵便料金計器（メータースタンプ）におけるこのような
データの保護に係る。
る重要又は重大なデータの保護に係り、より詳細には、
郵便料金計器（メータースタンプ）におけるこのような
データの保護に係る。
【０００２】
【従来の技術】コンピュータシステムに重要な情報を記
憶するときには、例えば、その情報のバックアップコピ
ーを形成することにより情報の若干又は全部が失われな
いよう安全確保することが一般的となっている。しかし
ながら、あるシステムでは、システムに記憶される情報
は、それに基づくことができるものでなければならず、
バックアップに依存する理論的な可能性は、ほとんど又
は全く価値のないものである。このようなシステムの例
は電子郵便料金計器であり、プリントに使用できる郵便
料金の金額が不揮発性メモリに記憶される。ユーザは、
（郵便料金をプリントすることにより）記憶された郵便
料金データを減少するか又は（許可を受けたリセット業
者により）それを増加すること以外の方法で郵便料金デ
ータに影響を与えることができてはならない。当然、全
ての当事者（顧客、郵便局員、及び計器の供給者）があ
る単一の記憶位置に基づいてプリントに使用できる郵便
料金の金額の値を１つだけ決定することができねばなら
ない。電子郵便料金計器においては、単一の記憶位置が
計器自体の安全な物理的ハウジングである。この安全な
ハウジング内で、１つ以上の不揮発性メモリにおけるデ
ータの１つ以上の項目がプリントに使用できる郵便料金
の金額を決定する役目を果たす。
憶するときには、例えば、その情報のバックアップコピ
ーを形成することにより情報の若干又は全部が失われな
いよう安全確保することが一般的となっている。しかし
ながら、あるシステムでは、システムに記憶される情報
は、それに基づくことができるものでなければならず、
バックアップに依存する理論的な可能性は、ほとんど又
は全く価値のないものである。このようなシステムの例
は電子郵便料金計器であり、プリントに使用できる郵便
料金の金額が不揮発性メモリに記憶される。ユーザは、
（郵便料金をプリントすることにより）記憶された郵便
料金データを減少するか又は（許可を受けたリセット業
者により）それを増加すること以外の方法で郵便料金デ
ータに影響を与えることができてはならない。当然、全
ての当事者（顧客、郵便局員、及び計器の供給者）があ
る単一の記憶位置に基づいてプリントに使用できる郵便
料金の金額の値を１つだけ決定することができねばなら
ない。電子郵便料金計器においては、単一の記憶位置が
計器自体の安全な物理的ハウジングである。この安全な
ハウジング内で、１つ以上の不揮発性メモリにおけるデ
ータの１つ以上の項目がプリントに使用できる郵便料金
の金額を決定する役目を果たす。
【０００３】プロセッサを使用する近代的なシステムで
の経験上、プロセッサが狂ったように動作するおそれに
対し保護することが効果的であると示されている。一般
に、プロセッサはその記憶されたプログラムを実行する
ことが予想され、その記憶されたプログラムがプログラ
ミングエラーを含まないことが仮定される。しかしなが
ら、滅多にない環境のもので、プロセッサは、データの
ような記憶されたプログラム以外のあるものを実行し始
めることがある。滅多にない別の環境のもとでは、プロ
セッサは、たとえ記憶されたプログラムを実行しても、
プロセッサレジスタ又はメモリ位置の内容が正しくない
ことにより不良動作をすることがある。前者は、例え
ば、プロセッサの命令ポインタ又はプログラムカウンタ
が、例えば宇宙線の吸収によってビットを変化させた場
合に生じる。後者は、プロセッサレジスタ又はメモリ位
置の内容がそのメカニズム又は他のメカニズムによって
変化した場合に生じる。
の経験上、プロセッサが狂ったように動作するおそれに
対し保護することが効果的であると示されている。一般
に、プロセッサはその記憶されたプログラムを実行する
ことが予想され、その記憶されたプログラムがプログラ
ミングエラーを含まないことが仮定される。しかしなが
ら、滅多にない環境のもので、プロセッサは、データの
ような記憶されたプログラム以外のあるものを実行し始
めることがある。滅多にない別の環境のもとでは、プロ
セッサは、たとえ記憶されたプログラムを実行しても、
プロセッサレジスタ又はメモリ位置の内容が正しくない
ことにより不良動作をすることがある。前者は、例え
ば、プロセッサの命令ポインタ又はプログラムカウンタ
が、例えば宇宙線の吸収によってビットを変化させた場
合に生じる。後者は、プロセッサレジスタ又はメモリ位
置の内容がそのメカニズム又は他のメカニズムによって
変化した場合に生じる。
【０００４】独断的な言い方をすれば、記憶されたプロ
グラムの正しさを証明することができない。即ち、プロ
グラムをテスト及びデバッグしても、せいぜいコードの
正しさについての設計者の自信を比較的高いレベル（確
信までは至らない）に上げるだけである。しかしなが
ら、内部状態の不測の組み合わせや、入力の不測な組に
より、完全にデバッグしたと考えられるプログラムが誤
って進行されることが分かっている。
グラムの正しさを証明することができない。即ち、プロ
グラムをテスト及びデバッグしても、せいぜいコードの
正しさについての設計者の自信を比較的高いレベル（確
信までは至らない）に上げるだけである。しかしなが
ら、内部状態の不測の組み合わせや、入力の不測な組に
より、完全にデバッグしたと考えられるプログラムが誤
って進行されることが分かっている。
【０００５】
【発明が解決しようとする課題】これらの全ての理由
で、記憶されたプログラムを実行するプロセッサの制御
のもとで重要なデータが当然に単一の位置に記憶される
システムにおいては、プロセッサが狂ったように動作す
るのを検出しそしてプロセッサがその重要なデータに害
を及ぼすおそれを最小にする方法を提供することが強く
望まれる。郵便料金計器についての特定の場合には、た
とえ種々様々な考えられるプロセッサ機能不良のいずれ
かが生じた後にたとえシステムが顧客の側から完全に不
作動になったとしても、プリントに使用できる郵便料金
の金額、減少レジスタとも称する、を回復できることが
所望される。
で、記憶されたプログラムを実行するプロセッサの制御
のもとで重要なデータが当然に単一の位置に記憶される
システムにおいては、プロセッサが狂ったように動作す
るのを検出しそしてプロセッサがその重要なデータに害
を及ぼすおそれを最小にする方法を提供することが強く
望まれる。郵便料金計器についての特定の場合には、た
とえ種々様々な考えられるプロセッサ機能不良のいずれ
かが生じた後にたとえシステムが顧客の側から完全に不
作動になったとしても、プリントに使用できる郵便料金
の金額、減少レジスタとも称する、を回復できることが
所望される。
【０００６】郵便料金計器のようなシステムにおいて重
要なデータを保護するために多数の手段が試みられてい
る。システム内の種々のメモリ装置に選択出力を供給す
るアドレスデコーダを有するシステムにおいては、その
アドレスデコーダの全ての選択出力を監視し、そして
（ａ）アドレスデコーダがあるメモリ装置の１つを選択
した場合、及び（ｂ）アドレスデコーダがあるメモリ装
置以外のメモリ装置を選択しなかった場合にのみ、プロ
セッサの書き込みストローブがあるメモリ装置に到達で
きるようにすることが知られている。
要なデータを保護するために多数の手段が試みられてい
る。システム内の種々のメモリ装置に選択出力を供給す
るアドレスデコーダを有するシステムにおいては、その
アドレスデコーダの全ての選択出力を監視し、そして
（ａ）アドレスデコーダがあるメモリ装置の１つを選択
した場合、及び（ｂ）アドレスデコーダがあるメモリ装
置以外のメモリ装置を選択しなかった場合にのみ、プロ
セッサの書き込みストローブがあるメモリ装置に到達で
きるようにすることが知られている。
【０００７】システム内の種々のメモリ装置に選択出力
を供給するアドレスデコーダを有する別のシステムにお
いては、あるメモリ装置に関連した選択出力を監視し、
そしてその選択出力のいずれかが所定の時間インターバ
ルより長時間選択された場合に所定の処置をとることも
知られている。この所定の処置は、あるメモリ装置への
書き込みストローブ及び選択出力を遮断することであ
る。
を供給するアドレスデコーダを有する別のシステムにお
いては、あるメモリ装置に関連した選択出力を監視し、
そしてその選択出力のいずれかが所定の時間インターバ
ルより長時間選択された場合に所定の処置をとることも
知られている。この所定の処置は、あるメモリ装置への
書き込みストローブ及び選択出力を遮断することであ
る。
【０００８】これらの解決策は、ある種類の機能不良が
生じた際にあるメモリ装置（典型的に重要な郵便料金デ
ータを含む装置）を分離するが、狂ったように動作する
プロセッサによって機能不良が生じたときには、それを
回復することがほとんど又は全くできない。即ち、上記
した問題をプロセッサ又は他のシステム要素の物理的な
機能不良の問題と区別することが重要である。保守的な
設計基準に従う場合やシステムを定格周囲条件で使用す
る場合には単純な物理的な機能不良はかなり稀であり、
このような物理的な機能不良の発生頻度を低くすること
ができる。しかしながら、上記した欠陥モードの多く
は、持続する物理的特性ではなく、適当にクリアすれ
ば、必ずしも機能が永久的に失われることはない。
生じた際にあるメモリ装置（典型的に重要な郵便料金デ
ータを含む装置）を分離するが、狂ったように動作する
プロセッサによって機能不良が生じたときには、それを
回復することがほとんど又は全くできない。即ち、上記
した問題をプロセッサ又は他のシステム要素の物理的な
機能不良の問題と区別することが重要である。保守的な
設計基準に従う場合やシステムを定格周囲条件で使用す
る場合には単純な物理的な機能不良はかなり稀であり、
このような物理的な機能不良の発生頻度を低くすること
ができる。しかしながら、上記した欠陥モードの多く
は、持続する物理的特性ではなく、適当にクリアすれ
ば、必ずしも機能が永久的に失われることはない。
【０００９】又、コンピュータ化されたシステムに「ウ
オッチドッグ」回路を設けることも知られている。この
ようなシステムでは、プロセッサによって実行されるコ
ードは、ウオッチドッグ回路をクリアするように働くウ
オッチドッグ信号を周期的に発生することを含む。ウオ
ッチドッグ信号を受信せずに過剰な時間が経過する場合
には、ウオッチドッグ回路がシステムを遮断するか又は
プロセッサをリセットするといった保護処置をとる。こ
の後者の処置は、例えば、機能不良が命令ポインタ又は
プログラムカウンタの値のスプリアスな変化によるもの
である場合には正常なプロセッサ機能を回復できるとい
う効果を奏する。しかし、ウオッチドッグ回路は所定の
インターバルが経過した後にのみトリガーし、従って、
この所定のインターバル中であって且つウオッチドッグ
によってリセットが誘発される前に、プロセッサの機能
不良により重要なデータが変更されてしまうことが考え
られる。
オッチドッグ」回路を設けることも知られている。この
ようなシステムでは、プロセッサによって実行されるコ
ードは、ウオッチドッグ回路をクリアするように働くウ
オッチドッグ信号を周期的に発生することを含む。ウオ
ッチドッグ信号を受信せずに過剰な時間が経過する場合
には、ウオッチドッグ回路がシステムを遮断するか又は
プロセッサをリセットするといった保護処置をとる。こ
の後者の処置は、例えば、機能不良が命令ポインタ又は
プログラムカウンタの値のスプリアスな変化によるもの
である場合には正常なプロセッサ機能を回復できるとい
う効果を奏する。しかし、ウオッチドッグ回路は所定の
インターバルが経過した後にのみトリガーし、従って、
この所定のインターバル中であって且つウオッチドッグ
によってリセットが誘発される前に、プロセッサの機能
不良により重要なデータが変更されてしまうことが考え
られる。
【００１０】別のメモリ保護システムにおいては、メモ
リ装置の入力に「ウインドウ」回路が設けられる。この
ウインドウ回路は、プロセッサからセット信号を受け取
った際にプロセッサの書き込みストローブ出力をメモリ
装置の書き込みストローブ入力に接続し、そしてプロセ
ッサからクリア信号を受け取るか又はカウンタが所定の
スレッシュホールドに達するかのいずれかが先に生じた
ときにプロセッサの書き込みストローブ出力をメモリ装
置の書き込みストローブ入力から切断する。ウオッチド
ッグ回路の場合と同様に、このシステムは、書き込みス
トローブの接続と切断との間の時間インターバル中にプ
ロセッサが重要なデータを変更するおそれを許すもので
ある。
リ装置の入力に「ウインドウ」回路が設けられる。この
ウインドウ回路は、プロセッサからセット信号を受け取
った際にプロセッサの書き込みストローブ出力をメモリ
装置の書き込みストローブ入力に接続し、そしてプロセ
ッサからクリア信号を受け取るか又はカウンタが所定の
スレッシュホールドに達するかのいずれかが先に生じた
ときにプロセッサの書き込みストローブ出力をメモリ装
置の書き込みストローブ入力から切断する。ウオッチド
ッグ回路の場合と同様に、このシステムは、書き込みス
トローブの接続と切断との間の時間インターバル中にプ
ロセッサが重要なデータを変更するおそれを許すもので
ある。
【００１１】重要なデータがプロセッサの機能不良に対
して更に広範な安全保護を受け、もし可能であれば適切
なプロセッサ機能を回復できるように安全保護を実施で
きるのが最も望ましい。
して更に広範な安全保護を受け、もし可能であれば適切
なプロセッサ機能を回復できるように安全保護を実施で
きるのが最も望ましい。
【００１２】
【課題を解決するための手段】本発明によれば、典型的
に郵便料金プリントシステムにおけるデータ保護装置で
あって、アドレススペースをアドレスするプロセッサ
と、第１メモリと、これらプロセッサとメモリとを相互
接続するバスと、第１範囲のアドレスに応答して第１選
択信号を発生する第１アドレスデコーダとを備え、上記
第１メモリはこの第１選択信号によって選択され、更
に、上記第１のアドレス範囲と同一ではなく且つ上記第
１範囲と共通のアドレスを少なくとも１つ有している第
２のアドレス範囲のアドレスに応答して第２選択信号を
発生する第２のアドレスデコーダと、上記プロセッサに
作動的に接続されてそこから要求信号を受け取る保護回
路とを備えており、この保護回路は、要求信号の受信が
存在しない場合に第２選択信号の発生事象を通知するよ
うなデータ保護装置が提供される。
に郵便料金プリントシステムにおけるデータ保護装置で
あって、アドレススペースをアドレスするプロセッサ
と、第１メモリと、これらプロセッサとメモリとを相互
接続するバスと、第１範囲のアドレスに応答して第１選
択信号を発生する第１アドレスデコーダとを備え、上記
第１メモリはこの第１選択信号によって選択され、更
に、上記第１のアドレス範囲と同一ではなく且つ上記第
１範囲と共通のアドレスを少なくとも１つ有している第
２のアドレス範囲のアドレスに応答して第２選択信号を
発生する第２のアドレスデコーダと、上記プロセッサに
作動的に接続されてそこから要求信号を受け取る保護回
路とを備えており、この保護回路は、要求信号の受信が
存在しない場合に第２選択信号の発生事象を通知するよ
うなデータ保護装置が提供される。
【００１３】
【実施例】以下、添付図面を参照し、本発明の実施例を
詳細に説明するが、本発明の説明の前に公知技術につい
て説明する。図１の典型的な公知のメモリアドレスシス
テムにおいては、プロセッサ１０は、システムバス１９
（そのアドレスバス１４と書き込みストローブライン１
５が示されている）によってメモリ装置１１、１２及び
１３にデータを書き込むことができる。アドレスバス１
４のアドレスラインの幾つかは従来のアドレスデコーダ
１６に接続され、いわゆる「上位」アドレスラインがア
ドレスバスの上位部分１７として示されている。アドレ
スバス１４のいわゆる「下位」部分１８は、メモリ装置
１１、１２及び１３に送られると共にプロセッサ１０の
メモリスペース内の他の装置に送られる。明瞭化のため
に、システムバス１９のデータライン及び他の制御ライ
ンは、キーボードやディスクプレイやリードオンリメモ
リやプリンタのようなシステムバス上の他の装置と同様
に図１から除去されている。
詳細に説明するが、本発明の説明の前に公知技術につい
て説明する。図１の典型的な公知のメモリアドレスシス
テムにおいては、プロセッサ１０は、システムバス１９
（そのアドレスバス１４と書き込みストローブライン１
５が示されている）によってメモリ装置１１、１２及び
１３にデータを書き込むことができる。アドレスバス１
４のアドレスラインの幾つかは従来のアドレスデコーダ
１６に接続され、いわゆる「上位」アドレスラインがア
ドレスバスの上位部分１７として示されている。アドレ
スバス１４のいわゆる「下位」部分１８は、メモリ装置
１１、１２及び１３に送られると共にプロセッサ１０の
メモリスペース内の他の装置に送られる。明瞭化のため
に、システムバス１９のデータライン及び他の制御ライ
ンは、キーボードやディスクプレイやリードオンリメモ
リやプリンタのようなシステムバス上の他の装置と同様
に図１から除去されている。
【００１４】図１に示す公知システムにおいては、プロ
セッサ１０からの書き込みストローブ信号ＷＲはライン
１５によりメモリ装置１１、１２及び１３の書き込みス
トローブ入力２１、２２及び２３に各々送られる。メモ
リ装置選択信号は、アドレスデコーダ１６からメモリ装
置の「チップイネーブル」入力に延びる選択ライン２０
によって送られる。例えば、選択ライン３１、３２及び
３３は、メモリ装置１１、１２及び１３の対応するチッ
プイネーブル入力４１、４２及び４３へ各選択信号を各
々供給する。
セッサ１０からの書き込みストローブ信号ＷＲはライン
１５によりメモリ装置１１、１２及び１３の書き込みス
トローブ入力２１、２２及び２３に各々送られる。メモ
リ装置選択信号は、アドレスデコーダ１６からメモリ装
置の「チップイネーブル」入力に延びる選択ライン２０
によって送られる。例えば、選択ライン３１、３２及び
３３は、メモリ装置１１、１２及び１３の対応するチッ
プイネーブル入力４１、４２及び４３へ各選択信号を各
々供給する。
【００１５】アドレスデコーダ１６からのライン３４
は、アドレスデコーダが図１に明確に示されたもの以外
のメモリ装置を選択することを一般的に表すものであ
る。このようなメモリ装置は、典型的に、ＲＯＭ（リー
ドオンリメモリ）や、メモリマップ式の入力／出力装
置、例えば、キーボード、ディスプレイ、プリンタ及び
個別の入力／出力ラッチを含む。
は、アドレスデコーダが図１に明確に示されたもの以外
のメモリ装置を選択することを一般的に表すものであ
る。このようなメモリ装置は、典型的に、ＲＯＭ（リー
ドオンリメモリ）や、メモリマップ式の入力／出力装
置、例えば、キーボード、ディスプレイ、プリンタ及び
個別の入力／出力ラッチを含む。
【００１６】図１のシステムでは、書き込みストローブ
信号は、プロセッサ１０によりライン１５に発生された
ときに、１１、１２及び１３を含む全てのメモリ装置へ
送られる。プロセッサ１０が重大な不良動作をする場合
は（プロセッサ又は他のシステム部品が物理的に永久的
に故障する場合とは区別される）、プロセッサ１０がア
ドレスデコーダ１６に対して意味のあるアドレスをアド
レスバス１４に与え、メモリ装置１１、１２及び１３の
１つ又は別のものを時々イネーブルすることができる。
このイネーブルの１つの周期中にライン１５の書き込み
ストローブ信号がアサートされた場合には、メモリ装置
１１、１２及び１３の若干又は全部の内容が失われるこ
とになる。郵便料金計器の場合には、減少レジスタの内
容が失われることになり、郵便の顧客及び郵便業務の両
方にとって重大な問題となる。
信号は、プロセッサ１０によりライン１５に発生された
ときに、１１、１２及び１３を含む全てのメモリ装置へ
送られる。プロセッサ１０が重大な不良動作をする場合
は（プロセッサ又は他のシステム部品が物理的に永久的
に故障する場合とは区別される）、プロセッサ１０がア
ドレスデコーダ１６に対して意味のあるアドレスをアド
レスバス１４に与え、メモリ装置１１、１２及び１３の
１つ又は別のものを時々イネーブルすることができる。
このイネーブルの１つの周期中にライン１５の書き込み
ストローブ信号がアサートされた場合には、メモリ装置
１１、１２及び１３の若干又は全部の内容が失われるこ
とになる。郵便料金計器の場合には、減少レジスタの内
容が失われることになり、郵便の顧客及び郵便業務の両
方にとって重大な問題となる。
【００１７】図２は、メモリ装置１２及び１３のような
選択されたメモリ装置、ここで「厳格な(crucial) 」メ
モリ装置と称する、の保護を向上するための公知システ
ムを示している。このようなシステムの使用は、減少レ
ジスタデータのような重要な郵便料金データがメモリ装
置１２及び１３に存在することによって促進される。こ
の場合に、メモリ装置１２及び１３は不揮発性メモリで
ある。メモリ装置１１は図１の場合と同様にライン１５
の書き込みストローブ信号を受信し続けるが、厳格なメ
モリ装置１２及び１３は、各書き込みストローブ入力２
２及び２３においてゲート信号４０を受け取ることに注
意されたい。
選択されたメモリ装置、ここで「厳格な(crucial) 」メ
モリ装置と称する、の保護を向上するための公知システ
ムを示している。このようなシステムの使用は、減少レ
ジスタデータのような重要な郵便料金データがメモリ装
置１２及び１３に存在することによって促進される。こ
の場合に、メモリ装置１２及び１３は不揮発性メモリで
ある。メモリ装置１１は図１の場合と同様にライン１５
の書き込みストローブ信号を受信し続けるが、厳格なメ
モリ装置１２及び１３は、各書き込みストローブ入力２
２及び２３においてゲート信号４０を受け取ることに注
意されたい。
【００１８】更に図２を参照すれば、アドレスデコーダ
１６の選択出力２０は、図１と同様に各メモリ装置に接
続される。しかしながら、図２のシステムは、選択出力
２０が多入力アンドゲート６１にも接続される点が異な
る。厳格なメモリ装置１２及び１３の各選択ライン３２
及び３３はゲート６５においてオアされ、そしてアンド
ゲート６１へ直接送られる。アドレスデコーダ１６から
の他の選択ラインは、各々図２に示すようにインバータ
６７及び６９によって反転され、そしてアンドゲート６
１へ送られる。図２のアドレスデコーダ１６は、上位ア
ドレスバス１７の各考えられるアドレスが選択出力２０
の１つ又は別のものとしてデコードされるという点で、
図１に示すような多数の典型的なアドレスデコーダ１６
とは異なる。もし必要ならば、システム設計上、意図さ
れる物理的な対応部分をもたないアドレスに応答するよ
うに「ナン・オブ・ザ・アバブ(none-of-the-above) 」
選択出力が与えられる。その結果、所与の瞬間にアクテ
ィブとなる選択出力２０の数は厳密に１つであり、それ
以上でもそれ以下でもない。
１６の選択出力２０は、図１と同様に各メモリ装置に接
続される。しかしながら、図２のシステムは、選択出力
２０が多入力アンドゲート６１にも接続される点が異な
る。厳格なメモリ装置１２及び１３の各選択ライン３２
及び３３はゲート６５においてオアされ、そしてアンド
ゲート６１へ直接送られる。アドレスデコーダ１６から
の他の選択ラインは、各々図２に示すようにインバータ
６７及び６９によって反転され、そしてアンドゲート６
１へ送られる。図２のアドレスデコーダ１６は、上位ア
ドレスバス１７の各考えられるアドレスが選択出力２０
の１つ又は別のものとしてデコードされるという点で、
図１に示すような多数の典型的なアドレスデコーダ１６
とは異なる。もし必要ならば、システム設計上、意図さ
れる物理的な対応部分をもたないアドレスに応答するよ
うに「ナン・オブ・ザ・アバブ(none-of-the-above) 」
選択出力が与えられる。その結果、所与の瞬間にアクテ
ィブとなる選択出力２０の数は厳密に１つであり、それ
以上でもそれ以下でもない。
【００１９】アンドゲート６１の出力６３は、（ａ）厳
格なメモリ装置の一方が選択される場合及び（ｂ）他の
メモリ装置がどれも選択されない場合に、高レベルとな
ることが明らかである。信号６３はアンドゲート６２へ
の２つの入力の一方であり、その他方はライン１５の書
き込みストローブ信号である。従って、厳格なメモリ装
置は、その一方又は他方がアドレスデコーダ１６によっ
て現在選択されているときだけ書き込みストローブ信号
を受け取る。
格なメモリ装置の一方が選択される場合及び（ｂ）他の
メモリ装置がどれも選択されない場合に、高レベルとな
ることが明らかである。信号６３はアンドゲート６２へ
の２つの入力の一方であり、その他方はライン１５の書
き込みストローブ信号である。従って、厳格なメモリ装
置は、その一方又は他方がアドレスデコーダ１６によっ
て現在選択されているときだけ書き込みストローブ信号
を受け取る。
【００２０】システムが機械的な欠陥を受けない状況に
おいては、図２のシステムは、図１のシステムを越える
ような厳格なデータの保護は与えない。例えば、アドレ
スデコーダ１６とアドレスバス１４及び１７が電気的に
完全であると仮定すれば、ゲート６１及び６２は何の作
用も与えない。ゲート６１及び６２は書き込みストロー
ブ入力２２及び２３を阻止するように働くだけであり、
これはいずれにせよメモリ装置１２及び１３によって無
視される。というのは、ライン３２及び３３にアサート
される選択信号が欠如するからである。別の言い方をす
れば、電気的に完全である図２のシステムにおいてプロ
セッサ１０が重大な不良動作をする場合には、アドレス
バス１４に厳格なメモリ装置のアドレスを与えるだけで
これら厳格なメモリ装置のデータを破壊し得ることにな
る。プロセッサ１０がアドレスバス１４に有効なアドレ
スを与えるときには、それに対応する選択ライン、例え
ばライン３２がアサートされ、メモリ装置１２のチップ
イネーブル入力４２において受け取られることになる。
同様に、ライン４０のストローブ信号がメモリ装置１２
の書き込みストローブ入力２２に得られることになる。
その結果、メモリ装置１２の内容が失われるか又はダメ
ージを受けることになる。
おいては、図２のシステムは、図１のシステムを越える
ような厳格なデータの保護は与えない。例えば、アドレ
スデコーダ１６とアドレスバス１４及び１７が電気的に
完全であると仮定すれば、ゲート６１及び６２は何の作
用も与えない。ゲート６１及び６２は書き込みストロー
ブ入力２２及び２３を阻止するように働くだけであり、
これはいずれにせよメモリ装置１２及び１３によって無
視される。というのは、ライン３２及び３３にアサート
される選択信号が欠如するからである。別の言い方をす
れば、電気的に完全である図２のシステムにおいてプロ
セッサ１０が重大な不良動作をする場合には、アドレス
バス１４に厳格なメモリ装置のアドレスを与えるだけで
これら厳格なメモリ装置のデータを破壊し得ることにな
る。プロセッサ１０がアドレスバス１４に有効なアドレ
スを与えるときには、それに対応する選択ライン、例え
ばライン３２がアサートされ、メモリ装置１２のチップ
イネーブル入力４２において受け取られることになる。
同様に、ライン４０のストローブ信号がメモリ装置１２
の書き込みストローブ入力２２に得られることになる。
その結果、メモリ装置１２の内容が失われるか又はダメ
ージを受けることになる。
【００２１】図３は、厳格なメモリ装置、例えば、メモ
リ装置１２及び１３のデータを保護するように意図され
た別の公知システムを示している。図３のシステムにお
いては、プロセッサ１０、アドレスバス１４及び１７、
及びアドレスデコーダ１６は図１の場合と同様である。
厳格なメモリ装置ではないメモリ装置１１は、図１と同
様に、ライン１５の書き込みストローブ信号を直接受け
取り、そしてこれも又図１と同様に、それに対応する選
択信号３１を直接受け取る。
リ装置１２及び１３のデータを保護するように意図され
た別の公知システムを示している。図３のシステムにお
いては、プロセッサ１０、アドレスバス１４及び１７、
及びアドレスデコーダ１６は図１の場合と同様である。
厳格なメモリ装置ではないメモリ装置１１は、図１と同
様に、ライン１５の書き込みストローブ信号を直接受け
取り、そしてこれも又図１と同様に、それに対応する選
択信号３１を直接受け取る。
【００２２】しかしながら、厳格なメモリ装置１２及び
１３は、選択信号又は書き込みストローブ信号を直接受
け取らない。むしろ、アンドゲート５１、５２及び５３
が設けられていて、ここに述べる状況のもとで選択信号
３２及び３３とライン１５の書き込みストローブ信号と
を阻止する。
１３は、選択信号又は書き込みストローブ信号を直接受
け取らない。むしろ、アンドゲート５１、５２及び５３
が設けられていて、ここに述べる状況のもとで選択信号
３２及び３３とライン１５の書き込みストローブ信号と
を阻止する。
【００２３】図３のシステムでは、厳格なメモリ装置の
ための選択出力（ここでは選択信号３２及び３３）がノ
アゲート５４に供給される。ほとんどの時間は、プロセ
ッサ１０が厳格なメモリ装置１２及び１３をアクセスし
ようと試みず、従って、選択信号３２及び３３がアサー
トされないままであり（ここでは低論理レベルであると
仮定する）、その結果、ゲート５４の出力５５は高レベ
ルである。これはカウンタ５６をクリアする。
ための選択出力（ここでは選択信号３２及び３３）がノ
アゲート５４に供給される。ほとんどの時間は、プロセ
ッサ１０が厳格なメモリ装置１２及び１３をアクセスし
ようと試みず、従って、選択信号３２及び３３がアサー
トされないままであり（ここでは低論理レベルであると
仮定する）、その結果、ゲート５４の出力５５は高レベ
ルである。これはカウンタ５６をクリアする。
【００２４】プロセッサ１０が厳格なメモリ装置１２又
は１３のいずれかから読み取りを行うか又はそのいずれ
かへ書き込みを行うよう試みるときには、選択ライン３
２又は３３の対応する１つがアサートされる。ゲート５
４の出力５５が低レベルとなり、カウンタ５６はカウン
トを開始することができる。
は１３のいずれかから読み取りを行うか又はそのいずれ
かへ書き込みを行うよう試みるときには、選択ライン３
２又は３３の対応する１つがアサートされる。ゲート５
４の出力５５が低レベルとなり、カウンタ５６はカウン
トを開始することができる。
【００２５】アドレスライン３２又は３３がある長い時
間周期中アサートされ続けるような欠陥モードが考えら
れる。例えば、アドレスバス１４及び１７、アドレスデ
コーダ１６、又はライン３１、３２、３３及び３４の配
線における機械的な欠陥は、厳格なメモリ装置１２又は
１３の連続的な選択を生じることがある。このような機
械的欠陥の結果として、例えば、メモリ装置１１に意図
されたプロセッサ１０からの書き込み命令が、その機械
的な欠陥によりメモリ装置１２又は１３の内容を変化さ
せてしまうことがある。
間周期中アサートされ続けるような欠陥モードが考えら
れる。例えば、アドレスバス１４及び１７、アドレスデ
コーダ１６、又はライン３１、３２、３３及び３４の配
線における機械的な欠陥は、厳格なメモリ装置１２又は
１３の連続的な選択を生じることがある。このような機
械的欠陥の結果として、例えば、メモリ装置１１に意図
されたプロセッサ１０からの書き込み命令が、その機械
的な欠陥によりメモリ装置１２又は１３の内容を変化さ
せてしまうことがある。
【００２６】上記したように、図３のシステムは、ある
機械的な欠陥に対して保護を与えるが、プロセッサの重
大な不良動作の見込みに対する限定された保護を与える
だけである。以下に述べるように、図３のシステムは、
プロセッサが不良動作する多数の考えられる状態を検出
することができず、考えられる不良動作の状態の特定の
サブセットに対してしか首尾よく保護を与えない。
機械的な欠陥に対して保護を与えるが、プロセッサの重
大な不良動作の見込みに対する限定された保護を与える
だけである。以下に述べるように、図３のシステムは、
プロセッサが不良動作する多数の考えられる状態を検出
することができず、考えられる不良動作の状態の特定の
サブセットに対してしか首尾よく保護を与えない。
【００２７】当業者に明らかなように、システムバス上
で実行されるメモリ読み取り及びメモリ書き込み命令
は、全てのバス動作の一部分しか表さない。記憶された
プログラムの部分を形成する命令をプロセッサが実行す
る前に、プロセッサは、当然、システムバスを経てメモ
リ装置から命令をフェッチしなければならない。バスの
監視という観点から、フェッチ動作はメモリ読み取り動
作に電気的に非常に類似しており、プロセッサ１０がシ
ステムバスにアドレスを与えるという段階を各々含んで
いる。アドレスデコーダ１６は、フェッチアドレスを取
り扱うのと同様にメモリ読み取りアドレスを取り扱う。
適切に機能するシステムでは、フェッチアドレスが、デ
ータ（即ち、実行のための命令）を含む位置、即ち記憶
されたプログラムを含むメモリ装置のみからのデータの
検索を表すことが予想される。又、適切に機能するシス
テムでは、フェッチは、減少レジスタのようなデータを
含む位置からは決して行われないことも予想される。メ
モリ装置１２及び１３が厳格なデータを含むと仮定され
るここに述べるシステムでは、メモリ装置１２及び１３
からフェッチは行われないことが予想される。実際に、
時間が経過する間にはフェッチ及びメモリアクセス（読
み取り又は書き込みのいずれか）がシステムバス上でほ
ぼ交互に生じることは例外ではない。
で実行されるメモリ読み取り及びメモリ書き込み命令
は、全てのバス動作の一部分しか表さない。記憶された
プログラムの部分を形成する命令をプロセッサが実行す
る前に、プロセッサは、当然、システムバスを経てメモ
リ装置から命令をフェッチしなければならない。バスの
監視という観点から、フェッチ動作はメモリ読み取り動
作に電気的に非常に類似しており、プロセッサ１０がシ
ステムバスにアドレスを与えるという段階を各々含んで
いる。アドレスデコーダ１６は、フェッチアドレスを取
り扱うのと同様にメモリ読み取りアドレスを取り扱う。
適切に機能するシステムでは、フェッチアドレスが、デ
ータ（即ち、実行のための命令）を含む位置、即ち記憶
されたプログラムを含むメモリ装置のみからのデータの
検索を表すことが予想される。又、適切に機能するシス
テムでは、フェッチは、減少レジスタのようなデータを
含む位置からは決して行われないことも予想される。メ
モリ装置１２及び１３が厳格なデータを含むと仮定され
るここに述べるシステムでは、メモリ装置１２及び１３
からフェッチは行われないことが予想される。実際に、
時間が経過する間にはフェッチ及びメモリアクセス（読
み取り又は書き込みのいずれか）がシステムバス上でほ
ぼ交互に生じることは例外ではない。
【００２８】記憶された典型的なプログラムの通常の段
階のもとでは（機械的な欠陥をもたないシステムにおい
ては）、プロセッサ１０は、選択ライン３２又は３３の
アサートを生じるアドレスへのバスアクセスを開始した
直後に、プロセッサのアドレススペースのどこかでバス
アクセスへと進む。このようなどこかでのバスアクセス
は、カウンタ５６をリセットし、ゲート５１、５２及び
５３の切断を防ぐ。
階のもとでは（機械的な欠陥をもたないシステムにおい
ては）、プロセッサ１０は、選択ライン３２又は３３の
アサートを生じるアドレスへのバスアクセスを開始した
直後に、プロセッサのアドレススペースのどこかでバス
アクセスへと進む。このようなどこかでのバスアクセス
は、カウンタ５６をリセットし、ゲート５１、５２及び
５３の切断を防ぐ。
【００２９】一例として、実行のための命令の従来のフ
ェッチは、アドレスデコーダが選択ライン３２及び３３
をアサートするのを停止させ、それに代わって、記憶さ
れたプログラムを含むあるメモリ装置に対する選択ライ
ンをアサートさせるようにする。これは、機械的な欠陥
のないシステムでは通常のプロセスである。従って、フ
ェッチ（少なくとも機械的な欠陥のないシステムでは）
は、一般に、命令ポインタ又はプログラムカウンタが厳
格なメモリを指すようになったプロセッサ欠陥の特殊な
場合を除き、カウンタ５６をほぼ連続的にリセット状態
に保持する。
ェッチは、アドレスデコーダが選択ライン３２及び３３
をアサートするのを停止させ、それに代わって、記憶さ
れたプログラムを含むあるメモリ装置に対する選択ライ
ンをアサートさせるようにする。これは、機械的な欠陥
のないシステムでは通常のプロセスである。従って、フ
ェッチ（少なくとも機械的な欠陥のないシステムでは）
は、一般に、命令ポインタ又はプログラムカウンタが厳
格なメモリを指すようになったプロセッサ欠陥の特殊な
場合を除き、カウンタ５６をほぼ連続的にリセット状態
に保持する。
【００３０】従って、明らかなように、機械的な欠陥以
外の原因により選択ライン３２又は３３の一方が永続的
にアサートする場合には、プロセッサが選択されたメモ
リから実行のための命令をフェッチしようとした場合に
のみこれが生じると予想される。従って、プロセッサが
重大な不良動作をする場合、及びその命令ポインタ又は
プログラムカウンタが命令（実際にはデータ）をメモリ
１２及び１３の一方の厳格なデータからフェッチする間
にこれが生じた場合には、カウンタ５６がプリセット時
間インターバルの経過後にその厳格なメモリ装置へのア
クセスを阻止する。
外の原因により選択ライン３２又は３３の一方が永続的
にアサートする場合には、プロセッサが選択されたメモ
リから実行のための命令をフェッチしようとした場合に
のみこれが生じると予想される。従って、プロセッサが
重大な不良動作をする場合、及びその命令ポインタ又は
プログラムカウンタが命令（実際にはデータ）をメモリ
１２及び１３の一方の厳格なデータからフェッチする間
にこれが生じた場合には、カウンタ５６がプリセット時
間インターバルの経過後にその厳格なメモリ装置へのア
クセスを阻止する。
【００３１】しかしながら、プロセッサが重大な不良動
作を生じ、その命令ポインタ又はプログラムカウンタが
厳格なデータ以外のメモリ装置から命令をフェッチする
更に一般的な場合には、カウンタ５６が周期的にクリア
され、アクセスの阻止終了を（ゲート５１、５２及び５
３により）厳格なメモリ装置へもっていく。要約すれ
ば、図３のシステムは、ある機械的な故障に対し保護を
与えるが、プロセッサが重大な不良動作を生じる潜在的
な問題に対して包含的な保護を与えるものではない。
作を生じ、その命令ポインタ又はプログラムカウンタが
厳格なデータ以外のメモリ装置から命令をフェッチする
更に一般的な場合には、カウンタ５６が周期的にクリア
され、アクセスの阻止終了を（ゲート５１、５２及び５
３により）厳格なメモリ装置へもっていく。要約すれ
ば、図３のシステムは、ある機械的な故障に対し保護を
与えるが、プロセッサが重大な不良動作を生じる潜在的
な問題に対して包含的な保護を与えるものではない。
【００３２】図４及び５は、厳格なメモリ装置、例え
ば、メモリ装置１２及び１３のデータを保護するように
意図された別の公知システムを示している。図４のシス
テムでは、プロセッサ１０、アドレスバス１４及び１
７、アドレスデコーダ１６は、図１の場合と同様であ
る。メモリ装置１１、１２、１３は、全て、図１のシス
テムの場合と同様に、アドレスデコーダ１６から各選択
信号を受け取る。メモリ装置１１は、図１のシステムと
同様に、ライン１５の書き込みストローブ信号を受け取
る。しかしながら、厳格なメモリ装置１２及び１３は、
ライン１５からではなくウインドウ回路７０から書き込
みストローブ入力２２及び２３に入力を受け取る。この
ウインドウ回路７０は、Ｉ／Ｏポートトランザクション
又は好ましくはメモリマップＩ／Ｏトランザクションに
よりプロセッサ１０からの要求を受け取る。この後者の
構成では、アドレスデコーダ１６からの選択信号３５が
ウインドウ回路７０に送られ、そして好ましくは、下位
アドレスバス１８から下位アドレスビットも受け取る。
ば、メモリ装置１２及び１３のデータを保護するように
意図された別の公知システムを示している。図４のシス
テムでは、プロセッサ１０、アドレスバス１４及び１
７、アドレスデコーダ１６は、図１の場合と同様であ
る。メモリ装置１１、１２、１３は、全て、図１のシス
テムの場合と同様に、アドレスデコーダ１６から各選択
信号を受け取る。メモリ装置１１は、図１のシステムと
同様に、ライン１５の書き込みストローブ信号を受け取
る。しかしながら、厳格なメモリ装置１２及び１３は、
ライン１５からではなくウインドウ回路７０から書き込
みストローブ入力２２及び２３に入力を受け取る。この
ウインドウ回路７０は、Ｉ／Ｏポートトランザクション
又は好ましくはメモリマップＩ／Ｏトランザクションに
よりプロセッサ１０からの要求を受け取る。この後者の
構成では、アドレスデコーダ１６からの選択信号３５が
ウインドウ回路７０に送られ、そして好ましくは、下位
アドレスバス１８から下位アドレスビットも受け取る。
【００３３】ウインドウ回路を示す図５においては、ラ
ッチ８０の出力８６が通常は低レベルである。ライン８
６の通常の低状態はアンドゲート８１をオフにし、従っ
て、メモリ１２の書き込みストローブ信号７２はアサー
トされない。ライン８６が低レベルである状態では、ラ
イン１５の書き込みストローブ信号は、ウインドウ回路
７０の出力７２に何ら影響を及ぼさない。同様の理由
で、出力７３もアサートされない。
ッチ８０の出力８６が通常は低レベルである。ライン８
６の通常の低状態はアンドゲート８１をオフにし、従っ
て、メモリ１２の書き込みストローブ信号７２はアサー
トされない。ライン８６が低レベルである状態では、ラ
イン１５の書き込みストローブ信号は、ウインドウ回路
７０の出力７２に何ら影響を及ぼさない。同様の理由
で、出力７３もアサートされない。
【００３４】ライン８６及び対応するライン９６が両方
とも低レベルであるときには（典型的にほとんどの時間
そうである）、一対のカウンタ８３、９３が連続的にク
リアされる。従って、これらカウンタ８３、９３の出力
８７及び９７はどちらも低レベルであり、オアゲート８
５は低出力７１を有する。プロセッサ１０は、非アサー
ト信号７１をそのリセット入力７５に受け取り、従っ
て、記憶されたプログラムを正常に実行し続けることが
できる。
とも低レベルであるときには（典型的にほとんどの時間
そうである）、一対のカウンタ８３、９３が連続的にク
リアされる。従って、これらカウンタ８３、９３の出力
８７及び９７はどちらも低レベルであり、オアゲート８
５は低出力７１を有する。プロセッサ１０は、非アサー
ト信号７１をそのリセット入力７５に受け取り、従っ
て、記憶されたプログラムを正常に実行し続けることが
できる。
【００３５】記憶されたプログラムの制御のもとで、プ
ロセッサ１０は、次のように厳格なメモリ装置１２又は
１３への書き込みアクセスを得る。図５を参照すれば、
メモリ装置１２に書き込むために、プロセッサは、アク
セス要求を表すコマンドをラッチ８０に書き込む。ラッ
チ８０の出力８６が高レベルとなって、ゲート８１をオ
ンにすると共にライン１５の書き込みストローブ信号を
ウインドウ回路の出力７２へ、ひいては、メモリ装置１
２の書き込みストローブ入力へ通信できるようにする。
ライン８６の高レベルによりインバータ８２が低レベル
となり、カウンタ８３へのクリア入力を除去する。カウ
ンタ８３はカウントを開始し、プリセットされたスレッ
シュホールドに達すると、その出力８７が高レベルとな
り、オアゲート８５をオンにする。これはプロセッサ１
０をリセットする。カウンタ８３のプリセットスレッシ
ュホールドは、プロセッサからラッチ８４へのコマンド
によって変更可能である。記憶されたプログラムを通常
に実行する間には、典型的にプロセッサ１０は、メモリ
装置１２へアクセスした直後にラッチ８０に第２のコマ
ンドを書き込み、ラッチ８０の出力８６をその通常の低
状態に復帰させる。これは、カウンタ８３をリセット
し、プロセッサ１０のリセットを防ぐ。
ロセッサ１０は、次のように厳格なメモリ装置１２又は
１３への書き込みアクセスを得る。図５を参照すれば、
メモリ装置１２に書き込むために、プロセッサは、アク
セス要求を表すコマンドをラッチ８０に書き込む。ラッ
チ８０の出力８６が高レベルとなって、ゲート８１をオ
ンにすると共にライン１５の書き込みストローブ信号を
ウインドウ回路の出力７２へ、ひいては、メモリ装置１
２の書き込みストローブ入力へ通信できるようにする。
ライン８６の高レベルによりインバータ８２が低レベル
となり、カウンタ８３へのクリア入力を除去する。カウ
ンタ８３はカウントを開始し、プリセットされたスレッ
シュホールドに達すると、その出力８７が高レベルとな
り、オアゲート８５をオンにする。これはプロセッサ１
０をリセットする。カウンタ８３のプリセットスレッシ
ュホールドは、プロセッサからラッチ８４へのコマンド
によって変更可能である。記憶されたプログラムを通常
に実行する間には、典型的にプロセッサ１０は、メモリ
装置１２へアクセスした直後にラッチ８０に第２のコマ
ンドを書き込み、ラッチ８０の出力８６をその通常の低
状態に復帰させる。これは、カウンタ８３をリセット
し、プロセッサ１０のリセットを防ぐ。
【００３６】同様に、プロセッサ１０がコマンド（セッ
ティング信号と称する）をラッチ９０に書き込んでライ
ン９６をオンにする場合には、メモリ装置１３への書き
込みアクセスが可能となり、クロック９３がカウントを
開始する。通常の事象中は、典型的に、プロセッサ１０
が非常に迅速に第２コマンド（クリア信号と称する）を
ラッチ９０に書き込んで、装置１３への書き込みストロ
ーブ信号を切断すると共に、カウンタ９３をクリアす
る。カウンタ９３はラッチ９４へのコマンドによってプ
ログラムできる。その結果、各カウンタを個々にプログ
ラムすることができる。これは望ましいことである。と
いうのは、メモリ１２、１３は好ましくは異なる記憶技
術のものであって異なる書き込み及びアクセス時間が適
用されるからである。従って、低速アクセス時間の技術
のメモリは、その各々のカウンタを長いインターバルに
対してプログラミングすることによって受け入れること
ができ、一方、高速アクセス時間の技術のメモリは、そ
の各々のカウンタを短いインターバルに対してプログラ
ミングすることにより更に厳密に保護することができ
る。
ティング信号と称する）をラッチ９０に書き込んでライ
ン９６をオンにする場合には、メモリ装置１３への書き
込みアクセスが可能となり、クロック９３がカウントを
開始する。通常の事象中は、典型的に、プロセッサ１０
が非常に迅速に第２コマンド（クリア信号と称する）を
ラッチ９０に書き込んで、装置１３への書き込みストロ
ーブ信号を切断すると共に、カウンタ９３をクリアす
る。カウンタ９３はラッチ９４へのコマンドによってプ
ログラムできる。その結果、各カウンタを個々にプログ
ラムすることができる。これは望ましいことである。と
いうのは、メモリ１２、１３は好ましくは異なる記憶技
術のものであって異なる書き込み及びアクセス時間が適
用されるからである。従って、低速アクセス時間の技術
のメモリは、その各々のカウンタを長いインターバルに
対してプログラミングすることによって受け入れること
ができ、一方、高速アクセス時間の技術のメモリは、そ
の各々のカウンタを短いインターバルに対してプログラ
ミングすることにより更に厳密に保護することができ
る。
【００３７】図４のシステムにおいては、プロセッサ１
０の外部にラッチ７４が設けられ、これはリセット信号
７１をラッチすることができる。プロセッサ１０のため
の記憶されたプログラムは、ゼロでスタートして実行す
る際にラッチ７４がセットされたかどうかチェックする
段階を有しているのが好ましい。もしそうでない場合に
は、ゼロからの実行が最初の電力供給によるものである
と仮定される。ラッチ７４がセットされた場合には、ゼ
ロからの実行がウインドウ回路７０からのリセットによ
るものであると仮定され、プロセッサは適宜その事象を
表示することができる。ウインドウ回路７０によるリセ
ットが繰り返し表示されると、プロセッサ１０は、記憶
されたプログラムの制御のもとで、適当な警報メッセー
ジをユーザに通知するようにされるのが好ましい。
０の外部にラッチ７４が設けられ、これはリセット信号
７１をラッチすることができる。プロセッサ１０のため
の記憶されたプログラムは、ゼロでスタートして実行す
る際にラッチ７４がセットされたかどうかチェックする
段階を有しているのが好ましい。もしそうでない場合に
は、ゼロからの実行が最初の電力供給によるものである
と仮定される。ラッチ７４がセットされた場合には、ゼ
ロからの実行がウインドウ回路７０からのリセットによ
るものであると仮定され、プロセッサは適宜その事象を
表示することができる。ウインドウ回路７０によるリセ
ットが繰り返し表示されると、プロセッサ１０は、記憶
されたプログラムの制御のもとで、適当な警報メッセー
ジをユーザに通知するようにされるのが好ましい。
【００３８】図４及び５のシステムは、厳格なメモリ装
置へのアクセスが得られる状況を制限するといったそれ
までの技術に勝るある効果を与えるが、このシステムで
は、プロセッサが重大な不良動作をする場合に厳格なデ
ータが変更されこれが検出されない時間ウインドウが生
じるという欠点が考えられる。これは、図３のシステム
でも問題である。上記したように、これらのシステム
は、プリセットスレッシュホールドに達したときにプロ
セッサをリセットするカウンタを使用している。その時
間ウインドウの間に、プロセッサは厳格なメモリエリア
にアクセスする。典型的に、スレッシュホールドは、書
き込みサイクルの長さよりも数百倍又はおそらく数千倍
も長い時間インターバルに対してセットされる。それ
故、プロセッサは、重大な不良動作をした場合に、保護
されたエリアに何回も検出されずに書き込みをすること
がでる。明らかなように、本発明のシステムは、厳格な
データが失われるこのような機会を与えないものであ
る。又、図３及び４のシステムは部品点数が高い。部品
点数が高いことは、システムの製造コストが高く且つ消
費電力が高い一方、システムの信頼性を低くし、設計者
にあまり融通性を与えないことをしばしば意味する。
置へのアクセスが得られる状況を制限するといったそれ
までの技術に勝るある効果を与えるが、このシステムで
は、プロセッサが重大な不良動作をする場合に厳格なデ
ータが変更されこれが検出されない時間ウインドウが生
じるという欠点が考えられる。これは、図３のシステム
でも問題である。上記したように、これらのシステム
は、プリセットスレッシュホールドに達したときにプロ
セッサをリセットするカウンタを使用している。その時
間ウインドウの間に、プロセッサは厳格なメモリエリア
にアクセスする。典型的に、スレッシュホールドは、書
き込みサイクルの長さよりも数百倍又はおそらく数千倍
も長い時間インターバルに対してセットされる。それ
故、プロセッサは、重大な不良動作をした場合に、保護
されたエリアに何回も検出されずに書き込みをすること
がでる。明らかなように、本発明のシステムは、厳格な
データが失われるこのような機会を与えないものであ
る。又、図３及び４のシステムは部品点数が高い。部品
点数が高いことは、システムの製造コストが高く且つ消
費電力が高い一方、システムの信頼性を低くし、設計者
にあまり融通性を与えないことをしばしば意味する。
【００３９】図６は、本発明の実施例によるシステムを
示すブロック図である。信号名の後に付したプライ
ム（’）記号は、その信号が論理低であるときにアクテ
ィブであることを示している。プロセッサ１０は、図１
のシステムと同様に、アドレスバス１４にアドレス信号
を供給する。メモリ装置１１、１２及び１３は、全て、
図１のシステムと同様に、アドレスデコーダ１６から各
選択信号を受け取る。又、メモリ装置１１、１２及び１
３は、書き込み信号ＷＲ’１８１をプロセッサ１０から
直接受け取る。これらのメモリ装置は、不揮発性メモリ
である。プロセッサ１０は、アドレスバス１４を経てチ
ップ選択ロジック１０２へアドレス信号を供給する。従
来のチップ選択ロジックとは異なり、本発明のチップ選
択ロジック１０２は、ある所定のメモリ位置がアドレス
されたときに２つ以上の選択信号を発生する。このよう
に、メモリ保護システムは、１つ以上のメモリ装置の全
部又は一部分を保護するように設計することができる。
例えば、典型的なシステムにおいては、１つのメモリ装
置がある範囲のアドレスに対応しそして別のメモリ装置
が別の範囲のアドレスをもつ。これら２つの範囲は共通
のアドレスをもたない。従って、チップ選択ロジック１
０２は、第３の範囲のアドレススペースのいずれかがア
ドレスされた場合に、ライン１４５の付加的なチップ選
択信号ＧＣＳ６’をアクティブにするように設計され
る。この余計なチップ選択ライン１４５は、保護回路１
０１への入力として使用される。第３の範囲のアドレス
は、最初の２つのアドレス範囲のいずれかの全部又は一
部分を包囲することができる。
示すブロック図である。信号名の後に付したプライ
ム（’）記号は、その信号が論理低であるときにアクテ
ィブであることを示している。プロセッサ１０は、図１
のシステムと同様に、アドレスバス１４にアドレス信号
を供給する。メモリ装置１１、１２及び１３は、全て、
図１のシステムと同様に、アドレスデコーダ１６から各
選択信号を受け取る。又、メモリ装置１１、１２及び１
３は、書き込み信号ＷＲ’１８１をプロセッサ１０から
直接受け取る。これらのメモリ装置は、不揮発性メモリ
である。プロセッサ１０は、アドレスバス１４を経てチ
ップ選択ロジック１０２へアドレス信号を供給する。従
来のチップ選択ロジックとは異なり、本発明のチップ選
択ロジック１０２は、ある所定のメモリ位置がアドレス
されたときに２つ以上の選択信号を発生する。このよう
に、メモリ保護システムは、１つ以上のメモリ装置の全
部又は一部分を保護するように設計することができる。
例えば、典型的なシステムにおいては、１つのメモリ装
置がある範囲のアドレスに対応しそして別のメモリ装置
が別の範囲のアドレスをもつ。これら２つの範囲は共通
のアドレスをもたない。従って、チップ選択ロジック１
０２は、第３の範囲のアドレススペースのいずれかがア
ドレスされた場合に、ライン１４５の付加的なチップ選
択信号ＧＣＳ６’をアクティブにするように設計され
る。この余計なチップ選択ライン１４５は、保護回路１
０１への入力として使用される。第３の範囲のアドレス
は、最初の２つのアドレス範囲のいずれかの全部又は一
部分を包囲することができる。
【００４０】この構成は、図９に、システムのこの実施
例のメモリマップとして示されている。８００００から
ＦＦＦＦＦまでのメモリの上部（メモリアドレスエリア
１７０）は、ＥＰＲＯＭ装置であるメモリ装置１１に割
り当てられる。このメモリ装置１１は、チップ選択信号
ＵＣＳ’１４３によって選択される。ここに示す実施例
では、メモリアドレスエリア１７０には保護されたアド
レスはない。０００００から１ＦＦＦＦまでのメモリの
下部（メモリアドレスエリア１７１）は、ＲＡＭ装置で
あるメモリ装置１３に割り当てられる。このメモリ装置
１３は、チップ選択信号ＬＣＳ’１４６によって選択さ
れる。メモリアドレスエリア１７１の一部分であって、
１Ｅ０００から１ＦＦＦＦまでの上位８ｋ（メモリアド
レスエリア１７２と称する）は、本発明のシステムによ
り、スプリアスな書き込みサイクルから保護される。２
００００から２１ＦＦＦまでのメモリ位置（メモリアド
レスエリア１７３と称する）は、ＥＥＰＲＯＭ装置であ
るメモリ装置１２に割り当てられ、これも保護される。
メモリ装置１２は、チップ選択信号ＧＣＳ７’１４４に
よって選択される。従って、メモリアドレスエリア１７
２及びメモリアドレスエリア１７３が保護されたメモリ
エリア１７４を構成する。ロジック１０２のアドレスデ
コーダは、保護されたメモリエリア１７４のアドレスが
アドレスされたときに、付加的なチップ選択信号ＧＣＳ
６’１４５がアクティブとなるように設定される。
例のメモリマップとして示されている。８００００から
ＦＦＦＦＦまでのメモリの上部（メモリアドレスエリア
１７０）は、ＥＰＲＯＭ装置であるメモリ装置１１に割
り当てられる。このメモリ装置１１は、チップ選択信号
ＵＣＳ’１４３によって選択される。ここに示す実施例
では、メモリアドレスエリア１７０には保護されたアド
レスはない。０００００から１ＦＦＦＦまでのメモリの
下部（メモリアドレスエリア１７１）は、ＲＡＭ装置で
あるメモリ装置１３に割り当てられる。このメモリ装置
１３は、チップ選択信号ＬＣＳ’１４６によって選択さ
れる。メモリアドレスエリア１７１の一部分であって、
１Ｅ０００から１ＦＦＦＦまでの上位８ｋ（メモリアド
レスエリア１７２と称する）は、本発明のシステムによ
り、スプリアスな書き込みサイクルから保護される。２
００００から２１ＦＦＦまでのメモリ位置（メモリアド
レスエリア１７３と称する）は、ＥＥＰＲＯＭ装置であ
るメモリ装置１２に割り当てられ、これも保護される。
メモリ装置１２は、チップ選択信号ＧＣＳ７’１４４に
よって選択される。従って、メモリアドレスエリア１７
２及びメモリアドレスエリア１７３が保護されたメモリ
エリア１７４を構成する。ロジック１０２のアドレスデ
コーダは、保護されたメモリエリア１７４のアドレスが
アドレスされたときに、付加的なチップ選択信号ＧＣＳ
６’１４５がアクティブとなるように設定される。
【００４１】付加的なチップ選択信号ＧＣＳ６’１４５
を発生するために、チップ選択ロジック１０２は、図８
に一例が示された多数のアドレスデコーダによって実施
することもできるし、単一の従来型でないアドレスデコ
ーダによって実施することもできる。従来型のアドレス
デコーダは、アドレススペースの多数のアドレスの各１
つに対し複数の選択信号の厳密に１つを発生するように
動作するものである。図８において、アドレスデコーダ
１４０は従来型のアドレスデコーダである。第２のアド
レスデコーダ１４１は、保護されたメモリエリア１７４
のアドレスがアドレスされたときにアクティブとなるＧ
ＣＳ６’１４５を発生する。両アドレスデコーダ１４０
及び１４１は、アドレスバス１４から上位アドレスライ
ン１７を受け取る。この実施例では、以下に述べる第３
のアドレスデコーダ１４２がアドレスバス１４の全ての
アドレスラインを受け取る。付加的な選択信号ＧＣＳ
６’１４５は、他のプロセッサが発生した信号と共に、
保護回路１０１によって使用されて、保護されたメモリ
エリア１７４がプロセッサ１０によって意図的に選択さ
れたか誤って選択されたかを決定し、スプリアスな書き
込み信号により生じる重要なデータの損失のおそれを低
減する。
を発生するために、チップ選択ロジック１０２は、図８
に一例が示された多数のアドレスデコーダによって実施
することもできるし、単一の従来型でないアドレスデコ
ーダによって実施することもできる。従来型のアドレス
デコーダは、アドレススペースの多数のアドレスの各１
つに対し複数の選択信号の厳密に１つを発生するように
動作するものである。図８において、アドレスデコーダ
１４０は従来型のアドレスデコーダである。第２のアド
レスデコーダ１４１は、保護されたメモリエリア１７４
のアドレスがアドレスされたときにアクティブとなるＧ
ＣＳ６’１４５を発生する。両アドレスデコーダ１４０
及び１４１は、アドレスバス１４から上位アドレスライ
ン１７を受け取る。この実施例では、以下に述べる第３
のアドレスデコーダ１４２がアドレスバス１４の全ての
アドレスラインを受け取る。付加的な選択信号ＧＣＳ
６’１４５は、他のプロセッサが発生した信号と共に、
保護回路１０１によって使用されて、保護されたメモリ
エリア１７４がプロセッサ１０によって意図的に選択さ
れたか誤って選択されたかを決定し、スプリアスな書き
込み信号により生じる重要なデータの損失のおそれを低
減する。
【００４２】信号ＧＣＳ６’１４５に加えて、要求信号
ＲＱＳＴ’１８０が保護回路１０１に入力される。この
信号ＲＱＳＴ’１８０は、プロセッサ１０が保護された
メモリエリア１７４内のアドレスをアクセスする直前
に、即ちアクティブな書き込み信号ＷＲ’１８１とアク
ティブなチップ選択信号ＧＣＳ６’１４５を同時に発生
する直前に、プロセッサ１０の記憶されたプログラムに
より発生される。保護されたメモリエリア１７４への試
みられた書き込みが、意図された命令ではなくてプロセ
ッサエラーによるものである場合には、プロセッサ１０
の記憶されたプログラムがおそらく要求信号ＲＱＳＴ’
１８０をそれ以前に発生していない。このように、信号
ＲＱＳＴ’１８０の有無が、保護回路１０１に、保護さ
れたメモリエリア１７４への試みられた書き込みがプロ
セッサエラーによるものであるかどうかを知らせる。
ＲＱＳＴ’１８０が保護回路１０１に入力される。この
信号ＲＱＳＴ’１８０は、プロセッサ１０が保護された
メモリエリア１７４内のアドレスをアクセスする直前
に、即ちアクティブな書き込み信号ＷＲ’１８１とアク
ティブなチップ選択信号ＧＣＳ６’１４５を同時に発生
する直前に、プロセッサ１０の記憶されたプログラムに
より発生される。保護されたメモリエリア１７４への試
みられた書き込みが、意図された命令ではなくてプロセ
ッサエラーによるものである場合には、プロセッサ１０
の記憶されたプログラムがおそらく要求信号ＲＱＳＴ’
１８０をそれ以前に発生していない。このように、信号
ＲＱＳＴ’１８０の有無が、保護回路１０１に、保護さ
れたメモリエリア１７４への試みられた書き込みがプロ
セッサエラーによるものであるかどうかを知らせる。
【００４３】本発明のこの実施例では、要求信号ＲＱＳ
Ｔ’１８０は、信号ＲＤ’１８２とチップ選択信号ＧＣ
Ｓ４’１４７とを結合したものである。この結合はここ
ではオアゲート１３６によって実施される。信号ＧＣＳ
４’１４７は、チップ選択ロジック１０２内の第３のア
ドレスデコーダ１４２によって発生される。アドレスデ
コーダ１４０及び１４１とは異なり、アドレスデコーダ
１４２はアドレスバス１４から全てのアドレスラインを
受け取り、１つの特定のアドレス１７５のみがアドレス
デコーダ１４２により信号ＧＣＳ４’１４７をアクティ
ブにさせる。この信号ＧＣＳ４’１４７は、プロセッサ
１０がこの所定のアドレス１７５を記憶されたプログラ
ムの「要求」動作の一部としてアドレスするのに応答し
て発生される。この要求動作は、所定のアドレス１７５
と同時にアクティブなＲＤ’１８２を発生することも含
む。
Ｔ’１８０は、信号ＲＤ’１８２とチップ選択信号ＧＣ
Ｓ４’１４７とを結合したものである。この結合はここ
ではオアゲート１３６によって実施される。信号ＧＣＳ
４’１４７は、チップ選択ロジック１０２内の第３のア
ドレスデコーダ１４２によって発生される。アドレスデ
コーダ１４０及び１４１とは異なり、アドレスデコーダ
１４２はアドレスバス１４から全てのアドレスラインを
受け取り、１つの特定のアドレス１７５のみがアドレス
デコーダ１４２により信号ＧＣＳ４’１４７をアクティ
ブにさせる。この信号ＧＣＳ４’１４７は、プロセッサ
１０がこの所定のアドレス１７５を記憶されたプログラ
ムの「要求」動作の一部としてアドレスするのに応答し
て発生される。この要求動作は、所定のアドレス１７５
と同時にアクティブなＲＤ’１８２を発生することも含
む。
【００４４】保護されたメモリエリア１７４のアドレス
が選択されるところのアクティブなＷＲ’１８１の前に
保護回路１０１がアクティブなＲＱＳＴ’１８０を受け
取るときには、保護回路１０１は何の補正動作も行わな
い。しかしながら、ＷＲ’１８１がアクティブである間
に保護されたメモリエリア１７４のアドレスが選択され
そして保護回路１０１がそれまでアクティブなＲＱＳ
Ｔ’１８０を受け取っていない場合には、保護回路１０
１は、アクティブなＮＭＩ信号１８５をプロセッサのノ
ンマスカブル割り込み入力１１７に送ることによりエラ
ーを通知する。
が選択されるところのアクティブなＷＲ’１８１の前に
保護回路１０１がアクティブなＲＱＳＴ’１８０を受け
取るときには、保護回路１０１は何の補正動作も行わな
い。しかしながら、ＷＲ’１８１がアクティブである間
に保護されたメモリエリア１７４のアドレスが選択され
そして保護回路１０１がそれまでアクティブなＲＱＳ
Ｔ’１８０を受け取っていない場合には、保護回路１０
１は、アクティブなＮＭＩ信号１８５をプロセッサのノ
ンマスカブル割り込み入力１１７に送ることによりエラ
ーを通知する。
【００４５】プロセッサのメモリスペースの所定の単一
アドレスから「読み取り」動作を用いるのではなくて、
本発明から何ら逸脱することなくこの点に関する広範な
要求動作のいずれかを使用できることが当業者に容易に
明らかであろう。他の実施例においては、所定のアドレ
スに対する「書き込み」動作を使用することもできる
し、或いはプロセッサのＩ／Ｏスペースの所定のポート
への入力又はそこからの出力を使用することもできる。
更に、全部より少ないアドレススペースに応答ハードウ
ェアが装填されるシステムにおいては、上記の所定のア
ドレスが単一アドレスである必要はなく、ある範囲のア
ドレスを使用することができる。別の言い方をすれば、
第３のアドレスデコーダは、アドレスバスを不完全にデ
コードするだけでよく、例えば、全部より少ないアドレ
スラインをデコードすればよい。更に、プロセッサのハ
ードウェア構成によっては、要求信号は、プロセッサの
個別出力でもよいし、プロセッサのシリアル出力でもよ
いし、又はプロセッサからの他の有用な信号又は信号の
組み合わせでもよい。
アドレスから「読み取り」動作を用いるのではなくて、
本発明から何ら逸脱することなくこの点に関する広範な
要求動作のいずれかを使用できることが当業者に容易に
明らかであろう。他の実施例においては、所定のアドレ
スに対する「書き込み」動作を使用することもできる
し、或いはプロセッサのＩ／Ｏスペースの所定のポート
への入力又はそこからの出力を使用することもできる。
更に、全部より少ないアドレススペースに応答ハードウ
ェアが装填されるシステムにおいては、上記の所定のア
ドレスが単一アドレスである必要はなく、ある範囲のア
ドレスを使用することができる。別の言い方をすれば、
第３のアドレスデコーダは、アドレスバスを不完全にデ
コードするだけでよく、例えば、全部より少ないアドレ
スラインをデコードすればよい。更に、プロセッサのハ
ードウェア構成によっては、要求信号は、プロセッサの
個別出力でもよいし、プロセッサのシリアル出力でもよ
いし、又はプロセッサからの他の有用な信号又は信号の
組み合わせでもよい。
【００４６】ここに示す実施例は、保護回路の出力をプ
ロセッサへのノンマスカブル割り込みとして有するもの
であることが理解されよう。これは好ましいものである
と考えられ、ソフトウェアの設計が、必要に応じて修正
処置を行うノンマスカブル割り込みのための割り込みハ
ンドラーを定めるのが好ましい。修正処置には、例え
ば、エラーを不揮発性メモリのエラーログ領域に記録し
たり、スタックの内容のような有用なデバッグ情報を記
憶したり、割り込みハンドラーから制御が復帰するとき
に（即ち、サブルーチンスタックがポップするとき
に）、以前に実行されていたおそらく異常なアドレスで
はなくて、充分に定められたアドレスへ制御が移される
ようにスタックを操作したりすることが含まれる。別の
修正段階としては、ソフトウェア動作は、減少レジスタ
の２つの記憶されたコピー間を交差チェックしたり、バ
ッチカウント、ピースカウント、増加レジスタ等の他の
重要な情報の記憶されたコピー間を交差チェックしたり
することを含む。
ロセッサへのノンマスカブル割り込みとして有するもの
であることが理解されよう。これは好ましいものである
と考えられ、ソフトウェアの設計が、必要に応じて修正
処置を行うノンマスカブル割り込みのための割り込みハ
ンドラーを定めるのが好ましい。修正処置には、例え
ば、エラーを不揮発性メモリのエラーログ領域に記録し
たり、スタックの内容のような有用なデバッグ情報を記
憶したり、割り込みハンドラーから制御が復帰するとき
に（即ち、サブルーチンスタックがポップするとき
に）、以前に実行されていたおそらく異常なアドレスで
はなくて、充分に定められたアドレスへ制御が移される
ようにスタックを操作したりすることが含まれる。別の
修正段階としては、ソフトウェア動作は、減少レジスタ
の２つの記憶されたコピー間を交差チェックしたり、バ
ッチカウント、ピースカウント、増加レジスタ等の他の
重要な情報の記憶されたコピー間を交差チェックしたり
することを含む。
【００４７】しかしながら、本発明から逸脱せずに他の
出力構成を使用できることも当業者に更に明らかであろ
う。例えば、出力はプロセッサへのリセットでよく、こ
れは最も優先順位の高い割り込みであると考えられる。
別の例として、トリガーされた保護回路の事象を記憶す
るのにハードウェアラッチを使用することができる。次
いで、プロセッサがリセット又は割り込みされた後に、
プロセッサはハードウェアラッチの状態を調べて、その
リセット又は割り込みの理由を確かめることができる。
更に別の例として、出力は、保護されたメモリへのバス
制御信号におけるハードウェアレベル割り込みによりそ
の保護されたメモリへのそれ以上のアクセスを拒絶する
システムの入力でもよい。この後者の解決策は、もちろ
ん、部品点数を増加すると共に、プロセッサへの割り込
みを単に付与することによりソフトウェア回復の可能性
を放棄するものである。
出力構成を使用できることも当業者に更に明らかであろ
う。例えば、出力はプロセッサへのリセットでよく、こ
れは最も優先順位の高い割り込みであると考えられる。
別の例として、トリガーされた保護回路の事象を記憶す
るのにハードウェアラッチを使用することができる。次
いで、プロセッサがリセット又は割り込みされた後に、
プロセッサはハードウェアラッチの状態を調べて、その
リセット又は割り込みの理由を確かめることができる。
更に別の例として、出力は、保護されたメモリへのバス
制御信号におけるハードウェアレベル割り込みによりそ
の保護されたメモリへのそれ以上のアクセスを拒絶する
システムの入力でもよい。この後者の解決策は、もちろ
ん、部品点数を増加すると共に、プロセッサへの割り込
みを単に付与することによりソフトウェア回復の可能性
を放棄するものである。
【００４８】図７及び１０を参照すれば、保護回路１０
１は次のように機能する。時間１５０において、ＷＲ’
１８１の正の縁は、双安定ゲート、ここではＤ型フリッ
プ−フロップ１１５をそのクロック入力１２５において
トリガーする。このフリップ−フロップ１１５のＤ入力
１３２は低信号に接続されている。それ故、フリップ−
フロップ１１５はクリアされ、そしてＱ出力１２０の出
力信号ＦＦ１ＯＵＴ１８３は、フリップ−フロップ１１
５がＷＲ’１８１の正の縁を受け取るときに低レベルと
なる。このクリア動作は時間１５３にも生じることが明
らかである。
１は次のように機能する。時間１５０において、ＷＲ’
１８１の正の縁は、双安定ゲート、ここではＤ型フリッ
プ−フロップ１１５をそのクロック入力１２５において
トリガーする。このフリップ−フロップ１１５のＤ入力
１３２は低信号に接続されている。それ故、フリップ−
フロップ１１５はクリアされ、そしてＱ出力１２０の出
力信号ＦＦ１ＯＵＴ１８３は、フリップ−フロップ１１
５がＷＲ’１８１の正の縁を受け取るときに低レベルと
なる。このクリア動作は時間１５３にも生じることが明
らかである。
【００４９】フリップ−フロップ１１５の「セット」入
力１２７は、オアゲート１３６の出力、即ち要求信号Ｒ
ＱＳＴ’１８０に接続される。時間１５１において、Ｒ
ＱＳＴ’１８０はアクティブであって、フリップ−フロ
ップ１１５のＱ出力１２０のＦＦ１ＯＵＴ１８３を高レ
ベル状態にセットする。フリップ−フロップ１１５のＱ
出力１２０は、第２の双安定ゲート、ここでは別のＤ型
フリップ−フロップ１１６のクロック入力１２１に接続
されている。フリップ−フロップ１１６は信号ＦＦ２Ｃ
ＬＫ１８４によりそのクロック入力１２６においてトリ
ガーされる。ＦＦ２ＣＬＫ１８４は、アクティブなＷ
Ｒ’１８１とアクティブなＧＣＳ６’１４５即ちメモリ
の保護エリアへの書き込みとが同時に生じる間に高レベ
ルとなり、これはノアゲート１３５によって実施され
る。１５４に示すように、フリップ−フロップ１１５が
ＲＱＳＴ’１８０によってセットされておらずそしてフ
リップ−フロップ１１６が保護エリアへの書き込みの試
みによってトリガーされた場合には、フリップ−フロッ
プ１１５のＱ出力１２０の低レベルのＦＦ１ＯＵＴ１８
３信号がフリップ−フロップ１１６に入力され、そして
フリップ−フロップ１１６のＱ’出力１２２が高レベル
のＮＭＩ信号１８５をプロセッサ１０のノンマスカブル
割り込み入力１１７へ送って、保護されたメモリエリア
１７４への誤った書き込みサイクルを通知する。従っ
て、プロセッサ１０が適当な要求信号ＲＱＳＴ’１８０
を発生しない状態で保護エリアをアクセスする試みは、
システムに割り込みを生じさせる。
力１２７は、オアゲート１３６の出力、即ち要求信号Ｒ
ＱＳＴ’１８０に接続される。時間１５１において、Ｒ
ＱＳＴ’１８０はアクティブであって、フリップ−フロ
ップ１１５のＱ出力１２０のＦＦ１ＯＵＴ１８３を高レ
ベル状態にセットする。フリップ−フロップ１１５のＱ
出力１２０は、第２の双安定ゲート、ここでは別のＤ型
フリップ−フロップ１１６のクロック入力１２１に接続
されている。フリップ−フロップ１１６は信号ＦＦ２Ｃ
ＬＫ１８４によりそのクロック入力１２６においてトリ
ガーされる。ＦＦ２ＣＬＫ１８４は、アクティブなＷ
Ｒ’１８１とアクティブなＧＣＳ６’１４５即ちメモリ
の保護エリアへの書き込みとが同時に生じる間に高レベ
ルとなり、これはノアゲート１３５によって実施され
る。１５４に示すように、フリップ−フロップ１１５が
ＲＱＳＴ’１８０によってセットされておらずそしてフ
リップ−フロップ１１６が保護エリアへの書き込みの試
みによってトリガーされた場合には、フリップ−フロッ
プ１１５のＱ出力１２０の低レベルのＦＦ１ＯＵＴ１８
３信号がフリップ−フロップ１１６に入力され、そして
フリップ−フロップ１１６のＱ’出力１２２が高レベル
のＮＭＩ信号１８５をプロセッサ１０のノンマスカブル
割り込み入力１１７へ送って、保護されたメモリエリア
１７４への誤った書き込みサイクルを通知する。従っ
て、プロセッサ１０が適当な要求信号ＲＱＳＴ’１８０
を発生しない状態で保護エリアをアクセスする試みは、
システムに割り込みを生じさせる。
【００５０】一方、保護エリアへの試みられた書き込み
がプロセッサエラーによるものでない場合には、プロセ
ッサ１０は、フリップ−フロップ１１６によりそのクロ
ック入力１２６に信号ＦＦ２ＣＬＫ１８４が受け取られ
る前にＲＱＳＴ’１８０を発生し、フリップ−フロップ
１１５をセットする。この場合に、高レベルのＦＦ１Ｏ
ＵＴ１８３信号がフリップ−フロップ１１５から出力さ
れて、フリップ−フロップ１１６がトリガーされたとき
にこのフリップ−フロップ１１６へ入力され、フリップ
−フロップ１１６の出力Ｑ’１２２は、ＦＦ２ＣＬＫ１
８４によりトリガーされたときに低レベル信号となる。
それ故、時間１５２において明らかなように、ノンマス
カブル割り込みは生じない。ＳＹＳＲＥＳ’１８６がア
サートされた場合には、システム全体がリセットされる
ことに注意されたい。この信号はプロセッサ１０の「リ
セット」入力７５及びフリップ−フロップ１１６の「セ
ット」入力１２８に受け取られる。
がプロセッサエラーによるものでない場合には、プロセ
ッサ１０は、フリップ−フロップ１１６によりそのクロ
ック入力１２６に信号ＦＦ２ＣＬＫ１８４が受け取られ
る前にＲＱＳＴ’１８０を発生し、フリップ−フロップ
１１５をセットする。この場合に、高レベルのＦＦ１Ｏ
ＵＴ１８３信号がフリップ−フロップ１１５から出力さ
れて、フリップ−フロップ１１６がトリガーされたとき
にこのフリップ−フロップ１１６へ入力され、フリップ
−フロップ１１６の出力Ｑ’１２２は、ＦＦ２ＣＬＫ１
８４によりトリガーされたときに低レベル信号となる。
それ故、時間１５２において明らかなように、ノンマス
カブル割り込みは生じない。ＳＹＳＲＥＳ’１８６がア
サートされた場合には、システム全体がリセットされる
ことに注意されたい。この信号はプロセッサ１０の「リ
セット」入力７５及びフリップ−フロップ１１６の「セ
ット」入力１２８に受け取られる。
【００５１】上記のように本発明は多数の実際的な用途
を有する。図６に示す実施例は、プロセッサ１０によっ
て制御される郵便料金プリント手段１６０を備えてい
る。典型的な郵便料金プリントシステムには、プリント
に使用できる郵便料金の金額を指示する減少レジスタが
ある。この減少レジスタに含まれたデータは、重要なも
のであると考えられ、従って、スプリアスな書き込みサ
イクルからこのデータを保護するために本発明の保護さ
れたメモリエリア１７４に書き込まれる。
を有する。図６に示す実施例は、プロセッサ１０によっ
て制御される郵便料金プリント手段１６０を備えてい
る。典型的な郵便料金プリントシステムには、プリント
に使用できる郵便料金の金額を指示する減少レジスタが
ある。この減少レジスタに含まれたデータは、重要なも
のであると考えられ、従って、スプリアスな書き込みサ
イクルからこのデータを保護するために本発明の保護さ
れたメモリエリア１７４に書き込まれる。
【００５２】図１１及び１２には、本発明の方法のフロ
ーチャートが示されている。図１１は、プロセッサ１０
が保護されたメモリエリア１７４に正しく書き込みする
ときに実行される本発明の方法を示す。これは、ソフト
ウェアがその保護されたメモリエリアに書き込みするた
めの正しいルーチンを実行すると仮定する。この場合
に、要求信号が発生される。次いで、プロセッサ１０
は、アクティブなＷＲ’信号の間にメモリ１７４の保護
されたエリアのアドレスをアドレスし、そしてチップ選
択ロジック１０２は、アクセスされているメモリ装置に
対応するチップ選択信号と、保護されたメモリエリア１
７４に対応するチップ選択信号ＧＣＳ６’を発生する。
最後に、保護されたメモリエリア１７４にデータが書き
込まれる。
ーチャートが示されている。図１１は、プロセッサ１０
が保護されたメモリエリア１７４に正しく書き込みする
ときに実行される本発明の方法を示す。これは、ソフト
ウェアがその保護されたメモリエリアに書き込みするた
めの正しいルーチンを実行すると仮定する。この場合
に、要求信号が発生される。次いで、プロセッサ１０
は、アクティブなＷＲ’信号の間にメモリ１７４の保護
されたエリアのアドレスをアドレスし、そしてチップ選
択ロジック１０２は、アクセスされているメモリ装置に
対応するチップ選択信号と、保護されたメモリエリア１
７４に対応するチップ選択信号ＧＣＳ６’を発生する。
最後に、保護されたメモリエリア１７４にデータが書き
込まれる。
【００５３】装置が郵便料金プリント手段１６０を備
え、これがプリントに使用できる郵便料金の金額を指示
する減少レジスタを有するときには、保護されたメモリ
エリア１７４内に減少レジスタのデータを記憶すること
により、保護されたメモリへの書き込みが特徴付けられ
る。
え、これがプリントに使用できる郵便料金の金額を指示
する減少レジスタを有するときには、保護されたメモリ
エリア１７４内に減少レジスタのデータを記憶すること
により、保護されたメモリへの書き込みが特徴付けられ
る。
【００５４】図１２は、プロセッサが保護されたメモリ
エリア１７４へ誤って書き込みしようと試みるときに実
行される本発明の方法を示している。これは、ソフトウ
ェアがその保護されたメモリエリアへ書き込みする正し
いルーチンを実行せず、従って、要求信号が発生されな
いと仮定している。これは、何らかの不都合により、プ
ロセッサが例えばプログラムコード以外のデータを実行
し始めた場合に起きると考えられる。先ず、プロセッサ
１０は、アクティブなＷＲ’信号の間にメモリ１７４の
保護されたエリアのアドレスをアドレスする。次いで、
チップ選択ロジック１０２は、アクセスされているメモ
リ装置に対応するチップ選択信号と、保護されたメモリ
エリア１７４に対応するチップ選択信号ＧＣＳ６’を発
生する。これは、保護されたメモリエリアに書き込む不
法な試みであるから、プロセッサ１０は割り込まれる。
エリア１７４へ誤って書き込みしようと試みるときに実
行される本発明の方法を示している。これは、ソフトウ
ェアがその保護されたメモリエリアへ書き込みする正し
いルーチンを実行せず、従って、要求信号が発生されな
いと仮定している。これは、何らかの不都合により、プ
ロセッサが例えばプログラムコード以外のデータを実行
し始めた場合に起きると考えられる。先ず、プロセッサ
１０は、アクティブなＷＲ’信号の間にメモリ１７４の
保護されたエリアのアドレスをアドレスする。次いで、
チップ選択ロジック１０２は、アクセスされているメモ
リ装置に対応するチップ選択信号と、保護されたメモリ
エリア１７４に対応するチップ選択信号ＧＣＳ６’を発
生する。これは、保護されたメモリエリアに書き込む不
法な試みであるから、プロセッサ１０は割り込まれる。
【００５５】本発明のシステム及び方法は、公知技術に
勝る多数の効果を有することが明らかであろう。先ず第
１に、本発明のメモリ保護システムは、どんなメモリを
保護するかの選択に融通性を得ることができる。従来の
メモリ保護システムとは異なり、本発明は、特定のメモ
リ装置の全部又は一部分のみを保護するように実施する
ことができる。更に、２つ以上のメモリ装置のメモリ位
置を保護することができ、これらのメモリ装置は異なる
技術のものでもよい。
勝る多数の効果を有することが明らかであろう。先ず第
１に、本発明のメモリ保護システムは、どんなメモリを
保護するかの選択に融通性を得ることができる。従来の
メモリ保護システムとは異なり、本発明は、特定のメモ
リ装置の全部又は一部分のみを保護するように実施する
ことができる。更に、２つ以上のメモリ装置のメモリ位
置を保護することができ、これらのメモリ装置は異なる
技術のものでもよい。
【００５６】更に、本発明のメモリ保護システムは、
「ウオッチドッグ」回路や、「ウインドウ」回路や、選
択出力が選択される時間長さを監視する回路を使用した
公知システムのように保護動作を行う前に所定時間待機
しなくてよい。従来のシステムは時間ウインドウを備
え、その間に重要なデータが保護されたメモリエリアか
ら失われることがあった。本発明では、フリップ−フロ
ップ１１５は各アクティブな書き込みサイクルの後にク
リアされる。これは、図１０に１５０及び１５３で示さ
れている。従って、要求信号の発生直後の書き込みサイ
クル以外の書き込みサイクル中に、保護されたメモリエ
リア１７４が選択された場合には、フリップ−フロップ
１１５の出力及び当然ながらフリップ−フロップ１１６
の入力が低レベル信号に戻り、保護回路１０１は、フリ
ップ−フロップ１１６の高いＱ’出力でプロセッサ１０
に割り込む。それ故、プロセッサが保護されたメモリエ
リア１７４に考えられる多数のデータバイトを誤って書
き込み得るように不良動作するプロセッサに使用できる
時間ウインドウはない。
「ウオッチドッグ」回路や、「ウインドウ」回路や、選
択出力が選択される時間長さを監視する回路を使用した
公知システムのように保護動作を行う前に所定時間待機
しなくてよい。従来のシステムは時間ウインドウを備
え、その間に重要なデータが保護されたメモリエリアか
ら失われることがあった。本発明では、フリップ−フロ
ップ１１５は各アクティブな書き込みサイクルの後にク
リアされる。これは、図１０に１５０及び１５３で示さ
れている。従って、要求信号の発生直後の書き込みサイ
クル以外の書き込みサイクル中に、保護されたメモリエ
リア１７４が選択された場合には、フリップ−フロップ
１１５の出力及び当然ながらフリップ−フロップ１１６
の入力が低レベル信号に戻り、保護回路１０１は、フリ
ップ−フロップ１１６の高いＱ’出力でプロセッサ１０
に割り込む。それ故、プロセッサが保護されたメモリエ
リア１７４に考えられる多数のデータバイトを誤って書
き込み得るように不良動作するプロセッサに使用できる
時間ウインドウはない。
【００５７】公知技術に勝る本発明の更に別の１つの効
果は、部品点数が低いことである。その好ましい実施例
において、保護回路１０１は、２つのフリップ−フロッ
プと２つの論理ゲートのみで構成される。他のあまり有
効でないメモリ保護手段は、多数のカウンタや、ラッチ
や、論理ゲートを必要とする。部品点数が低いことは４
つの利点をもたらす。その第１は、製造コストが低減さ
れることである。典型的に、本発明のメモリ保護装置
は、個別のアプリケーション向け集積回路（ＡＳＩＣ）
上に形成され、従って、製造が重要な要件となる。第２
に、ＡＳＩＣはあまりスペースをとらず、システム全体
の設計に大きな融通性を与える。第３に、部品点数の減
少により消費電力が減少され、これは保護回路において
特に重要である。というのは、システムがバックアップ
電源で動作するときは回路に大巾に依存するからであ
る。第４に、少数の部品を使用する回路は、故障し得る
部品が少ないことから、信頼性が高い。
果は、部品点数が低いことである。その好ましい実施例
において、保護回路１０１は、２つのフリップ−フロッ
プと２つの論理ゲートのみで構成される。他のあまり有
効でないメモリ保護手段は、多数のカウンタや、ラッチ
や、論理ゲートを必要とする。部品点数が低いことは４
つの利点をもたらす。その第１は、製造コストが低減さ
れることである。典型的に、本発明のメモリ保護装置
は、個別のアプリケーション向け集積回路（ＡＳＩＣ）
上に形成され、従って、製造が重要な要件となる。第２
に、ＡＳＩＣはあまりスペースをとらず、システム全体
の設計に大きな融通性を与える。第３に、部品点数の減
少により消費電力が減少され、これは保護回路において
特に重要である。というのは、システムがバックアップ
電源で動作するときは回路に大巾に依存するからであ
る。第４に、少数の部品を使用する回路は、故障し得る
部品が少ないことから、信頼性が高い。
【００５８】好ましい実施例について本発明を説明した
が、種々の修正や別の構造や等効物を使用することがで
きる。それ故、上記説明は、本発明の範囲を何ら限定す
るものではなく、本発明は特許請求の範囲のみによって
限定されるものとする。
が、種々の修正や別の構造や等効物を使用することがで
きる。それ故、上記説明は、本発明の範囲を何ら限定す
るものではなく、本発明は特許請求の範囲のみによって
限定されるものとする。
【図１】公知のメモリアドレスシステムの機能ブロック
図である。
図である。
【図２】公知のメモリアドレスシステムの機能ブロック
図である。
図である。
【図３】公知のメモリアドレスシステムの機能ブロック
図である。
図である。
【図４】公知のメモリアドレスシステムの機能ブロック
図である。
図である。
【図５】図４のウインドウ回路の機能ブロック図であ
る。
る。
【図６】保護回路及びチップ選択ロジックを含む本発明
のメモリアドレスシステムの機能ブロック図である。
のメモリアドレスシステムの機能ブロック図である。
【図７】図６の保護回路の機能ブロック図である。
【図８】図６のチップ選択ロジックの機能ブロック図で
ある。
ある。
【図９】本発明のシステムのメモリマップである。
【図１０】本発明のシステムのタイミング図である。
【図１１】本発明の方法を示すフローチャートである。
【図１２】本発明の方法を示すフローチャートである。
１０ プロセッサ １１、１２、１３ メモリ装置 １４ アドレスバス １５ 書き込みストローブライン １６ アドレスデコーダ １７ アドレスバスの上位部分 １８ アドレスバスの下位部分 １９ システムバス ２０ 選択ライン ２１、２２、２３ 書き込みストローブ入力 ３１、３２、３３ 選択ライン ４１、４２、４３ チップイネーブル入力 １０１ 保護回路 １０２ チップ選択ロジック １６０ 郵便料金プリント手段 １７０、１７１、１７２、１７３ メモリアドレスエリ
ア １７４ 保護されたメモリエリア
ア １７４ 保護されたメモリエリア
Claims (64)
- 【請求項１】 アドレススペースをアドレスするプロセ
ッサと；第１メモリと；これらプロセッサとメモリとを
相互接続するバスと；第１範囲のアドレスに応答して第
１選択信号を発生する第１アドレスデコーダとを備え；
上記第１メモリはこの第１選択信号によって選択され；
更に、上記第１のアドレス範囲と同一ではなく且つ上記
第１範囲と共通のアドレスを少なくとも１つ有している
第２のアドレス範囲のアドレスに応答して第２選択信号
を発生する第２のアドレスデコーダと；上記プロセッサ
に作動的に接続されてそこから要求信号を受け取る保護
回路とを備えており；この保護回路は、要求信号の受信
が存在しない場合に上記第２選択信号の発生の事象を通
知することを特徴とするデータ保護装置。 - 【請求項２】 上記プロセッサはノンマスカブル割り込
み入力を有し、上記保護回路は、ノンマスカブル割り込
み入力を発生することによって事象を通知する請求項１
に記載のデータ保護装置。 - 【請求項３】 アドレスに応答する第３のアドレスデコ
ーダを更に備え、上記保護回路は、更に、上記要求信号
がアドレスの読み取りサイクルを構成することを更に特
徴とする請求項１に記載のデータ保護装置。 - 【請求項４】 上記保護回路は第１及び第２の双安定ゲ
ートを備え、第１ゲートは要求信号によって第１状態に
セットされると共に、要求信号が存在しない場合は書き
込みサイクルによって第２状態にセットされ、第２ゲー
トは第１ゲートからクロック入力を受け取り、第２ゲー
トは第２範囲のアドレスへの書き込みサイクルによりク
ロックされ、第２ゲートの出力は上記通知を構成する請
求項１に記載のデータ保護装置。 - 【請求項５】 上記第１アドレスデコーダは、第３の範
囲のアドレスに応答して第３選択信号を発生し、第３の
範囲は第１範囲と共通のアドレスをもたず、第３の範囲
は第２範囲と共通のアドレスを少なくとも１つ有し、上
記装置は、更に、第３の選択信号によって選択された第
２メモリを備えている請求項１に記載のデータ保護装
置。 - 【請求項６】 上記第１及び第２メモリは不揮発性であ
り、異なる記憶技術を使用している請求項５に記載のデ
ータ保護装置。 - 【請求項７】 上記第１及び第２の双安定ゲートはＤ型
フリップ−フロップより成り、上記書き込み信号は第１
ゲートのクロック入力に作動的に接続され、第１ゲート
のＤ入力は論理「低」レベルに作動的に接続され、第１
ゲートのセット入力は要求信号に作動的に接続され、第
２ゲートのクロック入力は、プロセッサ書き込み信号と
第２選択信号の結合を受け取り、第２ゲートのＤ入力は
第１ゲートの出力を受け取り、第２ゲートの出力は上記
通知を構成する請求項４に記載のデータ保護装置。 - 【請求項８】 上記第１アドレスデコーダ、第２アドレ
スデコーダ及び保護回路は、アプリケーション向け集積
回路より成る請求項１に記載のデータ保護装置。 - 【請求項９】 上記第１アドレスデコーダ、第２アドレ
スデコーダ及び保護回路は、アプリケーション向け集積
回路より成る請求項２に記載のデータ保護装置。 - 【請求項１０】 上記第１アドレスデコーダ、第２アド
レスデコーダ、第３アドレスデコーダ及び保護回路は、
アプリケーション向け集積回路より成る請求項３に記載
のデータ保護装置。 - 【請求項１１】 上記第１アドレスデコーダ、第２アド
レスデコーダ、保護回路、第１双安定ゲート及び第２双
安定ゲートは、アプリケーション向け集積回路より成る
請求項４に記載のデータ保護装置。 - 【請求項１２】 上記第１アドレスデコーダ、第２アド
レスデコーダ及び保護回路は、アプリケーション向け集
積回路より成る請求項５に記載のデータ保護装置。 - 【請求項１３】 上記第１アドレスデコーダ、第２アド
レスデコーダ及び保護回路は、アプリケーション向け集
積回路より成る請求項６に記載のデータ保護装置。 - 【請求項１４】 上記第１アドレスデコーダ、第２アド
レスデコーダ、保護回路、第１双安定ゲート及び第２双
安定ゲートは、アプリケーション向け集積回路より成る
請求項７に記載のデータ保護装置。 - 【請求項１５】 アドレスに応答する第３のアドレスデ
コーダを更に備え、上記保護回路は、更に、上記要求信
号がアドレスの読み取りサイクルを構成することを更に
特徴とする請求項２に記載のデータ保護装置。 - 【請求項１６】 上記保護回路は第１及び第２の双安定
ゲートを備え、第１ゲートは要求信号によって第１状態
にセットされると共に、要求信号が存在しない場合は書
き込みサイクルによって第２状態にセットされ、第２ゲ
ートは第１ゲートからクロック入力を受け取り、第２ゲ
ートは第２範囲のアドレスへの書き込みサイクルにより
クロックされ、第２ゲートの出力は上記通知を構成する
請求項２に記載のデータ保護装置。 - 【請求項１７】 上記保護回路は第１及び第２の双安定
ゲートを備え、第１ゲートは要求信号によって第１状態
にセットされると共に、要求信号が存在しない場合は書
き込みサイクルによって第２状態にセットされ、第２ゲ
ートは第１ゲートからクロック入力を受け取り、第２ゲ
ートは第２範囲のアドレスへの書き込みサイクルにより
クロックされ、第２ゲートの出力は上記通知を構成する
請求項３に記載のデータ保護装置。 - 【請求項１８】 上記第１アドレスデコーダは、第３範
囲のアドレスに応答して第３選択信号を発生し、第３の
範囲は第１範囲と共通のアドレスをもたず、第３の範囲
は第２範囲と共通のアドレスを少なくとも１つ有し、上
記装置は、更に、第３の選択信号によって選択された第
２メモリを備えている請求項２に記載のデータ保護装
置。 - 【請求項１９】 上記第１アドレスデコーダは、第３範
囲のアドレスに応答して第３選択信号を発生し、第３の
範囲は第１範囲と共通のアドレスをもたず、第３の範囲
は第２範囲と共通のアドレスを少なくとも１つ有し、上
記装置は、更に、第３の選択信号によって選択された第
２メモリを備えている請求項３に記載のデータ保護装
置。 - 【請求項２０】 上記第１アドレスデコーダは、第３範
囲のアドレスに応答して第３選択信号を発生し、第３の
範囲は第１範囲と共通のアドレスをもたず、第３の範囲
は第２範囲と共通のアドレスを少なくとも１つ有し、上
記装置は、更に、第３の選択信号によって選択された第
２メモリを備えている請求項４に記載のデータ保護装
置。 - 【請求項２１】 上記第１及び第２メモリは不揮発性で
あり、異なる記憶技術を使用している請求項１８に記載
のデータ保護装置。 - 【請求項２２】 上記第１及び第２メモリは不揮発性で
あり、異なる記憶技術を使用している請求項１９に記載
のデータ保護装置。 - 【請求項２３】 上記第１及び第２メモリは不揮発性で
あり、異なる記憶技術を使用している請求項２０に記載
のデータ保護装置。 - 【請求項２４】 上記第１及び第２の双安定ゲートはＤ
型フリップ−フロップより成り、上記書き込み信号は、
第１ゲートのクロック入力に作動的に接続され、第１ゲ
ートのＤ入力は論理「低」レベルに作動的に接続され、
第１ゲートのセット入力は要求信号に作動的に接続さ
れ、第２ゲートのクロック入力は、プロセッサ書き込み
信号と第２選択信号の結合を受け取り、第２ゲートのＤ
入力は第１ゲートの出力を受け取り、第２ゲートの出力
は上記通知を構成する請求項１６に記載のデータ保護装
置。 - 【請求項２５】 上記第１及び第２の双安定ゲートはＤ
型フリップ−フロップより成り、上記書き込み信号は、
第１ゲートのクロック入力に作動的に接続され、第１ゲ
ートのＤ入力は論理「低」レベルに作動的に接続され、
第１ゲートのセット入力は要求信号に作動的に接続さ
れ、第２ゲートのクロック入力は、プロセッサ書き込み
信号と第２選択信号の結合を受け取り、第２ゲートのＤ
入力は第１ゲートの出力を受け取り、第２ゲートの出力
は上記通知を構成する請求項１７に記載のデータ保護装
置。 - 【請求項２６】 上記第１及び第２の双安定ゲートはＤ
型フリップ−フロップより成り、上記書き込み信号は、
第１ゲートのクロック入力に作動的に接続され、第１ゲ
ートのＤ入力は論理「低」レベルに作動的に接続され、
第１ゲートのセット入力は要求信号に作動的に接続さ
れ、第２ゲートのクロック入力は、プロセッサ書き込み
信号と第２選択信号の結合を受け取り、第２ゲートのＤ
入力は第１ゲートの出力を受け取り、第２ゲートの出力
は上記通知を構成する請求項２０に記載のデータ保護装
置。 - 【請求項２７】 上記第１及び第２の双安定ゲートはＤ
型フリップ−フロップより成り、上記書き込み信号は、
第１ゲートのクロック入力に作動的に接続され、第１ゲ
ートのＤ入力は論理「低」レベルに作動的に接続され、
第１ゲートのセット入力は要求信号に作動的に接続さ
れ、第２ゲートのクロック入力は、プロセッサ書き込み
信号と第２選択信号の結合を受け取り、第２ゲートのＤ
入力は第１ゲートの出力を受け取り、第２ゲートの出力
は上記通知を構成する請求項２３に記載のデータ保護装
置。 - 【請求項２８】 上記第１アドレスデコーダは複数の選
択信号を発生し、上記アドレススペースの多数のアドレ
スの各々に対し、上記複数の選択信号の厳密に１つが発
生されるようにする請求項１に記載のデータ保護装置。 - 【請求項２９】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１に記載
のデータ保護装置。 - 【請求項３０】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項２に記載
のデータ保護装置。 - 【請求項３１】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項３に記載
のデータ保護装置。 - 【請求項３２】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項４に記載
のデータ保護装置。 - 【請求項３３】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項７に記載
のデータ保護装置。 - 【請求項３４】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項８に記載
のデータ保護装置。 - 【請求項３５】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項９に記載
のデータ保護装置。 - 【請求項３６】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１０に記
載のデータ保護装置。 - 【請求項３７】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１１に記
載のデータ保護装置。 - 【請求項３８】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１４に記
載のデータ保護装置。 - 【請求項３９】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１５に記
載のデータ保護装置。 - 【請求項４０】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１６に記
載のデータ保護装置。 - 【請求項４１】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項１７に記
載のデータ保護装置。 - 【請求項４２】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項２４に記
載のデータ保護装置。 - 【請求項４３】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する減少レジスタとを更に備えており、上
記第１メモリは不揮発性であり、上記減少レジスタは上
記第２のアドレス範囲内で第１メモリに記憶され、これ
により、上記減少レジスタのデータはスプリアスなプロ
セッサ書き込みサイクルから保護される請求項２５に記
載のデータ保護装置。 - 【請求項４４】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する第１及び第２の減少レジスタとを更に
備えており、上記第１の減少レジスタは上記第２のアド
レス範囲内で第１メモリに記憶され、そして上記第２の
減少レジスタは上記第２のアドレス範囲内で第２メモリ
に記憶され、これにより、上記減少レジスタのデータは
スプリアスなプロセッサ書き込みサイクルから保護され
る請求項６に記載のデータ保護装置。 - 【請求項４５】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する第１及び第２の減少レジスタとを更に
備えており、上記第１の減少レジスタは上記第２のアド
レス範囲内で第１メモリに記憶され、そして上記第２の
減少レジスタは上記第２のアドレス範囲内で第２メモリ
に記憶され、これにより、上記減少レジスタのデータは
スプリアスなプロセッサ書き込みサイクルから保護され
る請求項１３に記載のデータ保護装置。 - 【請求項４６】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する第１及び第２の減少レジスタとを更に
備えており、上記第１の減少レジスタは上記第２のアド
レス範囲内で第１メモリに記憶され、そして上記第２の
減少レジスタは上記第２のアドレス範囲内で第２メモリ
に記憶され、これにより、上記減少レジスタのデータは
スプリアスなプロセッサ書き込みサイクルから保護され
る請求項２１に記載のデータ保護装置。 - 【請求項４７】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する第１及び第２の減少レジスタとを更に
備えており、上記第１の減少レジスタは上記第２のアド
レス範囲内で第１メモリに記憶され、そして上記第２の
減少レジスタは上記第２のアドレス範囲内で第２メモリ
に記憶され、これにより、上記減少レジスタのデータは
スプリアスなプロセッサ書き込みサイクルから保護され
る請求項２２に記載のデータ保護装置。 - 【請求項４８】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する第１及び第２の減少レジスタとを更に
備えており、上記第１の減少レジスタは上記第２のアド
レス範囲内で第１メモリに記憶され、そして上記第２の
減少レジスタは上記第２のアドレス範囲内で第２メモリ
に記憶され、これにより、上記減少レジスタのデータは
スプリアスなプロセッサ書き込みサイクルから保護され
る請求項２３に記載のデータ保護装置。 - 【請求項４９】 上記プロセッサによって制御される郵
便料金プリント手段と、プリントに使用できる郵便料金
の金額を指示する第１及び第２の減少レジスタとを更に
備えており、上記第１の減少レジスタは上記第２のアド
レス範囲内で第１メモリに記憶され、そして上記第２の
減少レジスタは上記第２のアドレス範囲内で第２メモリ
に記憶され、これにより、上記減少レジスタのデータは
スプリアスなプロセッサ書き込みサイクルから保護され
る請求項２７に記載のデータ保護装置。 - 【請求項５０】 アドレススペースをアドレスするプロ
セッサと、第１メモリと、これらプロセッサとメモリと
を相互接続するバスと、第１範囲のアドレスに応答して
第１選択信号を発生する第１アドレスデコーダとを備
え、上記第１メモリはこの第１選択信号によって選択さ
れ、更に、上記第１のアドレス範囲と同一ではなく且つ
上記第１範囲と共通のアドレスを少なくとも１つ有して
いる第２のアドレス範囲のアドレスに応答して第２選択
信号を発生する第２のアドレスデコーダと、上記プロセ
ッサに作動的に接続されてそこから要求信号を受け取る
保護回路とを備えたデータ保護装置に使用する方法であ
って、 上記第２のアドレス範囲のアドレスをアドレスし、 上記第２のアドレスデコーダにおいて第２の選択信号を
発生し、そして上記保護回路において要求信号の受信が
ない場合に上記第２選択信号の発生の事象を通知する、
という段階を備えたことを特徴とする方法。 - 【請求項５１】 上記プロセッサはノンマスカブル割り
込み入力を有し、上記方法は、更に、ノンマスカブル割
り込み入力を発生することにより事象を通知するという
段階を含む請求項５０に記載の方法。 - 【請求項５２】 上記装置は、更に、所定のアドレスに
応答する第３のアドレスデコーダを備え、上記要求信号
は所定のアドレスに対する読み取りサイクルを構成し、
そして上記通知段階は、上記保護回路において所定アド
レスに対する読み取りサイクルの受信がない場合に上記
第２選択信号の発生事象を通知することを含む請求項５
０に記載の方法。 - 【請求項５３】 上記装置の保護回路は、第１及び第２
の双安定ゲートを備え、上記方法は、上記発生段階の後
であって且つ通知段階の前に、 第１の双安定ゲートを第１状態にクロックし、 第１ゲートのクロックされた出力を第２ゲートで受信
し、そして第２の双安定ゲートをクロックし、第２の双
安定ゲートの出力が通知を構成する請求項５０に記載の
方法。 - 【請求項５４】 上記装置は、更に、所定のアドレスに
応答する第３のアドレスデコーダを備え、上記要求信号
は所定のアドレスに対する読み取りサイクルを構成し、
そして上記通知段階は、上記保護回路において所定アド
レスに対する読み取りサイクルの受信がない場合に上記
第２選択信号の発生事象を通知することを含む請求項５
１に記載の方法。 - 【請求項５５】 上記装置は、上記プロセッサにより制
御される郵便料金プリント手段と、プリントに使用でき
る郵便料金の金額を指示する減少レジスタとを更に備
え、上記第１メモリは不揮発性であり、そして上記方法
は、 上記減少レジスタを上記第２のアドレス範囲内で第１メ
モリに記憶し、これにより、上記減少レジスタのデータ
がスプリアスなプロセッサ書き込みサイクルから保護さ
れるようにする付加的な段階を備えている請求項５０に
記載の方法。 - 【請求項５６】 上記装置は、上記プロセッサにより制
御される郵便料金プリント手段と、プリントに使用でき
る郵便料金の金額を指示する減少レジスタとを更に備
え、上記第１メモリは不揮発性であり、そして上記方法
は、 上記減少レジスタを上記第２のアドレス範囲内で第１メ
モリに記憶し、これにより、上記減少レジスタのデータ
がスプリアスなプロセッサ書き込みサイクルから保護さ
れるようにする付加的な段階を備えている請求項５１に
記載の方法。 - 【請求項５７】 上記装置は、上記プロセッサにより制
御される郵便料金プリント手段と、プリントに使用でき
る郵便料金の金額を指示する減少レジスタとを更に備
え、上記第１メモリは不揮発性であり、そして上記方法
は、 上記減少レジスタを上記第２のアドレス範囲内で第１メ
モリに記憶し、これにより、上記減少レジスタのデータ
がスプリアスなプロセッサ書き込みサイクルから保護さ
れるようにする付加的な段階を備えている請求項５２に
記載の方法。 - 【請求項５８】 上記装置は、上記プロセッサにより制
御される郵便料金プリント手段と、プリントに使用でき
る郵便料金の金額を指示する減少レジスタとを更に備
え、上記第１メモリは不揮発性であり、そして上記方法
は、 上記減少レジスタを上記第２のアドレス範囲内で第１メ
モリに記憶し、これにより、上記減少レジスタのデータ
がスプリアスなプロセッサ書き込みサイクルから保護さ
れるようにする付加的な段階を備えている請求項５４に
記載の方法。 - 【請求項５９】 アドレススペースをアドレスするプロ
セッサと、第１メモリと、これらプロセッサとメモリと
を相互接続するバスと、第１範囲のアドレスに応答して
第１選択信号を発生する第１アドレスデコーダとを備
え、上記第１メモリはこの第１選択信号によって選択さ
れ、更に、上記第１のアドレス範囲と同一ではなく且つ
上記第１範囲と共通のアドレスを少なくとも１つ有して
いる第２のアドレス範囲のアドレスに応答して第２選択
信号を発生する第２のアドレスデコーダと、上記プロセ
ッサに作動的に接続されてそこから要求信号を受け取る
保護回路とを備えたデータ保護装置に使用する方法であ
って、 要求信号を発生し、 書き込みサイクル中に上記第２のアドレス範囲のアドレ
スをアドレスし、 上記第２のアドレスデコーダにおいて第２の選択信号を
発生し、そして上記第２のアドレス範囲のアドレスに書
き込む、という段階を備えたことを特徴とする方法。 - 【請求項６０】 上記装置の保護回路は、第１及び第２
の双安定ゲートを備え、上記方法は、上記第１の発生段
階の後であって且つ第２の発生段階の前に第１の双安定
ゲートを第１状態にセットする更に別の段階を含み、そ
して上記方法は、上記第２の発生段階の後であって且つ
書き込み段階の前に第２の双安定ゲートをクロックする
更に別の段階を含む請求項５９に記載の方法。 - 【請求項６１】 上記装置は、更に、所定のアドレスに
応答する第３のアドレスデコーダを備え、上記要求信号
は所定のアドレスに対する読み取りサイクルを構成する
請求項５９に記載の方法。 - 【請求項６２】 上記装置は、上記プロセッサにより制
御される郵便料金プリント手段と、プリントに使用でき
る郵便料金の金額を指示する減少レジスタとを更に備
え、上記第１メモリは不揮発性であり、そして第２のア
ドレス範囲のアドレスに書き込む上記段階は、上記減少
レジスタを上記第２のアドレス範囲内に記憶し、これに
より、上記減少レジスタのデータがスプリアスなプロセ
ッサ書き込みサイクルから保護されるようにすることを
含む請求項５９に記載の方法。 - 【請求項６３】 上記装置は、上記プロセッサにより制
御される郵便料金プリント手段と、プリントに使用でき
る郵便料金の金額を指示する減少レジスタとを更に備
え、上記第１メモリは不揮発性であり、そして第２のア
ドレス範囲のアドレスに書き込む上記段階は、上記減少
レジスタを上記第２のアドレス範囲内に記憶し、これに
より、上記減少レジスタのデータがスプリアスなプロセ
ッサ書き込みサイクルから保護されるようにすることを
含む請求項６１に記載の方法。 - 【請求項６４】 プロセッサと、メモリ装置と、該メモ
リ装置の保護領域を画成する選択信号を発生するアドレ
スデコーダとを備えたデータ保護装置に使用する方法で
あって、上記保護領域は上記メモリ装置の全アドレスよ
り小さいものより成り、上記方法は、 書き込みサイクル中にメモリの上記保護領域のアドレス
をアドレスし、そして上記プロセッサに割り込む、とい
う段階を備えたことを特徴とする方法。
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