JPH0194436A - カウンタ制御回路 - Google Patents
カウンタ制御回路Info
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- JPH0194436A JPH0194436A JP25275487A JP25275487A JPH0194436A JP H0194436 A JPH0194436 A JP H0194436A JP 25275487 A JP25275487 A JP 25275487A JP 25275487 A JP25275487 A JP 25275487A JP H0194436 A JPH0194436 A JP H0194436A
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- Japan
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- logic level
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- signal
- control circuit
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- 238000010586 diagram Methods 0.000 description 6
- 238000004590 computer program Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、減算指示があった場合、ループカウンタが保
持している数を１ずつ減算し、ループカウンタにボロー
を発生させるカウンタ制御回路に関する。
持している数を１ずつ減算し、ループカウンタにボロー
を発生させるカウンタ制御回路に関する。
近年のマイクロコンピュータなどの計算機類の進展はめ
ざましく、その内部構造、命令体系等゛ も、複雑にな
っているのが現状である。その計算機類を効率よく動作
させるものにカウンタ類が存在し、特に、プログラムを
制御するカウンタとして、くり返し指定カウンタ（以降
ループカウンタと記す）がある。
ざましく、その内部構造、命令体系等゛ も、複雑にな
っているのが現状である。その計算機類を効率よく動作
させるものにカウンタ類が存在し、特に、プログラムを
制御するカウンタとして、くり返し指定カウンタ（以降
ループカウンタと記す）がある。
第３図は従来のループカウンタとその制御回路を示す図
である。
である。
ループカウンタｌは、ロード信号ＬＤに基づいてデータ
バス８に出力されたデータをＬＳＢからＭＳＢまで順次
ビット毎に保持するビット保持回路１０．１１．〜．ｉ
ｎを有する。各ビット保持回路１０．１１．〜．ｉｎは
、それぞれトライステートＮ亀 、Ｎフと、インバータ
Ｎ３ ＋ Ｎ４ ： Ｎ’Ｓ 。
バス８に出力されたデータをＬＳＢからＭＳＢまで順次
ビット毎に保持するビット保持回路１０．１１．〜．ｉ
ｎを有する。各ビット保持回路１０．１１．〜．ｉｎは
、それぞれトライステートＮ亀 、Ｎフと、インバータ
Ｎ３ ＋ Ｎ４ ： Ｎ’Ｓ 。
Ｎ６と、ＭＯＳ ）ランジスタＱ＋ 、Ｑ２ 、Ｑ
３ 。
３ 。
Ｑ４を有する。トライステートＮＩはデータバス８から
ビットデータを入力し、ロード信号ＬＤに制御され、入
力したビットデータの論理レベルを反転して出力する。
ビットデータを入力し、ロード信号ＬＤに制御され、入
力したビットデータの論理レベルを反転して出力する。
トライステートＮ２は、ロード信号ＬＤの論理レベルを
反転したインバータＮ７の出力に制御されて、入力電圧
の論理レベルを反転してトライステートＮｌの出力端に
出力す、 る。インバータＮ３はトライステートＮ、の
出力の論理レベルを反転して出力する。インバータＮ４
はインバータＮ３の出力の論理レベルを反転して出力す
る０Ｍ０ＳトランジスタＱ１はライン交１を介してプリ
チャージ信号φｐを入力し、プリチャージ信号が論理レ
ベル１のとき電源ＶＣＣをライン見◇に供給する。イン
バータＮ−，はライン文。の電圧の論理レベルを反転し
て出力する。インバータＮ６はインバータＮ５の出力の
論理レベルを反転して出力する。ＭＯＳ）ランジスタＱ
２はインバータＮ４の出力が論理レベル１のときオンと
なり、ソースとドレインとに接続されたライン立０を接
続する。ＭＯ３ｈランジスタＱ３はインバータＮへの出
力が論理レベルｌのときオンとなリインバータＮ４の出
力をトライステー）Ｎ２の入力端に出力する。ＭＯＳト
ランジスタＱ４は、インバータＮ６の出力が論理レベル
１のときインバータＮ３の出力をトライステートＮ２の
入力端に出力する。
反転したインバータＮ７の出力に制御されて、入力電圧
の論理レベルを反転してトライステートＮｌの出力端に
出力す、 る。インバータＮ３はトライステートＮ、の
出力の論理レベルを反転して出力する。インバータＮ４
はインバータＮ３の出力の論理レベルを反転して出力す
る０Ｍ０ＳトランジスタＱ１はライン交１を介してプリ
チャージ信号φｐを入力し、プリチャージ信号が論理レ
ベル１のとき電源ＶＣＣをライン見◇に供給する。イン
バータＮ−，はライン文。の電圧の論理レベルを反転し
て出力する。インバータＮ６はインバータＮ５の出力の
論理レベルを反転して出力する。ＭＯＳ）ランジスタＱ
２はインバータＮ４の出力が論理レベル１のときオンと
なり、ソースとドレインとに接続されたライン立０を接
続する。ＭＯ３ｈランジスタＱ３はインバータＮへの出
力が論理レベルｌのときオンとなリインバータＮ４の出
力をトライステー）Ｎ２の入力端に出力する。ＭＯＳト
ランジスタＱ４は、インバータＮ６の出力が論理レベル
１のときインバータＮ３の出力をトライステートＮ２の
入力端に出力する。
インバータＮ９はプリチャージ信号φｐを入力し、論理
レベルを反転して出力する。アンド回路３０はインバー
タＮ９の出力と減算信号との論理積をとる。ＭＯ３Ｉ−
ランジスタＱｏはアンド回路９の出力が論理レベル１の
ときライン見◇をアースに接続する０Ｍ０Ｓトランジス
タＱ５は、ゲートがライン見１を介して入力するプリチ
ャージ信号φｐが論理レベルｌのとき電源Ｖｃｃをライ
ン又。
レベルを反転して出力する。アンド回路３０はインバー
タＮ９の出力と減算信号との論理積をとる。ＭＯ３Ｉ−
ランジスタＱｏはアンド回路９の出力が論理レベル１の
ときライン見◇をアースに接続する０Ｍ０Ｓトランジス
タＱ５は、ゲートがライン見１を介して入力するプリチ
ャージ信号φｐが論理レベルｌのとき電源Ｖｃｃをライ
ン又。
に供給する。インバータＮ１１はライン見。の電圧の論
理レベルを反転して出力する。インバータＮ１１の入力
端電圧が論理レベルＯになったときポローが発生したこ
とになる。
理レベルを反転して出力する。インバータＮ１１の入力
端電圧が論理レベルＯになったときポローが発生したこ
とになる。
次に、本従来例の動作について簡単に説明する。
ロード信号ＬＤが論理レベル１になり、データバス８に
設定されたデータ（例として２進数２とする）がビー、
ト毎にトラステートＮ、を介してインバータＮ３の出力
として読込まれ、ロード信号ＬＤが論理レベルＯになっ
た後も保持される。つまり、保持回路１１のみが論理レ
ベル１を保持している。プリチャージ信号Φｐが論理レ
ベル１になるとライン交０には電源が供給され、ライン
文。
設定されたデータ（例として２進数２とする）がビー、
ト毎にトラステートＮ、を介してインバータＮ３の出力
として読込まれ、ロード信号ＬＤが論理レベルＯになっ
た後も保持される。つまり、保持回路１１のみが論理レ
ベル１を保持している。プリチャージ信号Φｐが論理レ
ベル１になるとライン交０には電源が供給され、ライン
文。
は論理レベルｌとなる。論理レベルｌにされたライン見
◇はＭＯＳ）ランジスタＱＯがオフである限り、論理レ
ベル１を保持する。プリチャージ信号Φｐが論理レベル
Ｏとなり、減算信号ＳＵＢが論理レベルｌにされている
とＭＯＳトランジスタＱ０はオンとなる。保持回路ｌＯ
においては、インバータＮ３が論理レベルＯを保持して
いるので、インバータＮ４の出力は論理レベル１となり
ｌＭＯＳトランジスタＱ２はオンである。保持回路１２
．１３．〜． Ｉ ｎも保持回路１０と同じ状ＩＥで
ある。
◇はＭＯＳ）ランジスタＱＯがオフである限り、論理レ
ベル１を保持する。プリチャージ信号Φｐが論理レベル
Ｏとなり、減算信号ＳＵＢが論理レベルｌにされている
とＭＯＳトランジスタＱ０はオンとなる。保持回路ｌＯ
においては、インバータＮ３が論理レベルＯを保持して
いるので、インバータＮ４の出力は論理レベル１となり
ｌＭＯＳトランジスタＱ２はオンである。保持回路１２
．１３．〜． Ｉ ｎも保持回路１０と同じ状ＩＥで
ある。
保持回路１１においては、インバータＮ３が論理レベル
ｌを保持しているのでインバータＮ４の出力は論理レベ
ルＯとなり、ＭＯＳトランジスタＱ２はオフである。Ｍ
ＯＳ）ランジスタＱｏがオンとなったとき、保持回路１
１のＭＯＳトランジスタＱ２がオフなので保持回路１０
．１１のインバータＮ＝、の入力端が論理レベル０とな
る。保持回路１０．１１のインバータＮ−，の入力端が
論理レベルＯとなると、保持回路１０．１１のＭＯＳト
ランジスタＱ３．Ｑ４はそれぞれオン、オフとなり、イ
ンバータＮ、の保持しているデータの論理レベルは反転
される。したがって、保持回路ｔｏ、ｔｔはそれぞれ論
理レベルｌ、０を保持する。再度プリチャージ信号φｐ
が論理レベル１になるとライン文。は論理レベル１にさ
れる。減算信号ＳＵＢが論理レベル１のままで、プリチ
ャージ信号φｐが論理レベルＯにつれると、ＭＯＳトラ
ンジスタＱｏがオンとなる。保持回路ＩＯのインバータ
Ｎ５の入力端は論理レベルＯとなるが、保持回路１１の
インバータＮ５の入力端は保持回路１０のＭＯＳ）ラン
ジスタＱ２がオフのため論理レベルｌのままである。そ
こで保持回路１０の保持しているデータの論理レベル１
は論理レベルＯとなるが保持回路１１の保持しているデ
ータの論理レベルＯは変化しない、保持回路ｔｏ、ｔｔ
〜、Ｉｎの保持しているデータが全て論理レベル０とな
った後、減算信号ＳＵＢが論理レベルｌでプリチャージ
信号φｐが論理レベルｌになり、次に論理レベル０にな
ると、ＭＯＳ）ランジスタＱ〜で論理レベル１にされて
いたインバータＮ１．の入力端は論理レベルＯとなり、
ボローが発生したことが検出されインバータＮｌ＋より
論理レベルｌの出力が出力される。
ｌを保持しているのでインバータＮ４の出力は論理レベ
ルＯとなり、ＭＯＳトランジスタＱ２はオフである。Ｍ
ＯＳ）ランジスタＱｏがオンとなったとき、保持回路１
１のＭＯＳトランジスタＱ２がオフなので保持回路１０
．１１のインバータＮ＝、の入力端が論理レベル０とな
る。保持回路１０．１１のインバータＮ−，の入力端が
論理レベルＯとなると、保持回路１０．１１のＭＯＳト
ランジスタＱ３．Ｑ４はそれぞれオン、オフとなり、イ
ンバータＮ、の保持しているデータの論理レベルは反転
される。したがって、保持回路ｔｏ、ｔｔはそれぞれ論
理レベルｌ、０を保持する。再度プリチャージ信号φｐ
が論理レベル１になるとライン文。は論理レベル１にさ
れる。減算信号ＳＵＢが論理レベル１のままで、プリチ
ャージ信号φｐが論理レベルＯにつれると、ＭＯＳトラ
ンジスタＱｏがオンとなる。保持回路ＩＯのインバータ
Ｎ５の入力端は論理レベルＯとなるが、保持回路１１の
インバータＮ５の入力端は保持回路１０のＭＯＳ）ラン
ジスタＱ２がオフのため論理レベルｌのままである。そ
こで保持回路１０の保持しているデータの論理レベル１
は論理レベルＯとなるが保持回路１１の保持しているデ
ータの論理レベルＯは変化しない、保持回路ｔｏ、ｔｔ
〜、Ｉｎの保持しているデータが全て論理レベル０とな
った後、減算信号ＳＵＢが論理レベルｌでプリチャージ
信号φｐが論理レベルｌになり、次に論理レベル０にな
ると、ＭＯＳ）ランジスタＱ〜で論理レベル１にされて
いたインバータＮ１．の入力端は論理レベルＯとなり、
ボローが発生したことが検出されインバータＮｌ＋より
論理レベルｌの出力が出力される。
上述したループカウンタの制御回路は、プリチャージ信
号の論理レベルを反転したものと減算信号とのアンドを
とって制御しているので、プログラムで減算処理が指定
され、実行された際、ポロー信号が発生しても、再度プ
ログラムで減算指定が行なわれると、新たなくり返し回
数がループカウンタに設定されていなくても減算動作が
行なわ゛れ、該動作の原因となりプログラムＥのミスを
引き起こすという欠点がある。
号の論理レベルを反転したものと減算信号とのアンドを
とって制御しているので、プログラムで減算処理が指定
され、実行された際、ポロー信号が発生しても、再度プ
ログラムで減算指定が行なわれると、新たなくり返し回
数がループカウンタに設定されていなくても減算動作が
行なわ゛れ、該動作の原因となりプログラムＥのミスを
引き起こすという欠点がある。
ｃ間ＩＩｆ４壱を解決するための手段〕本発明のカウン
タ制御回路は、ループカウンタがボローを発生したとき
は、減算停止信号をアクティブにし、ループカウンタに
所定数を設定するロード信号が出力されたときは、減算
停止信号をインアクティブにする減算制御回路と、減算
停止信号がアクティブのときは、減算指示があっても減
算指示をカウンタ゛制御回路に入力させないゲート回路
とを有する。
タ制御回路は、ループカウンタがボローを発生したとき
は、減算停止信号をアクティブにし、ループカウンタに
所定数を設定するロード信号が出力されたときは、減算
停止信号をインアクティブにする減算制御回路と、減算
停止信号がアクティブのときは、減算指示があっても減
算指示をカウンタ゛制御回路に入力させないゲート回路
とを有する。
このように、減算制御回路とゲート回路とによって、ル
ープカウンタがボローを発生したときは、ロード信号が
出力されないかぎり、減算指示をカウンタ制御回路に入
力させないので、ロード信号で所定数が設定されていな
いのに減算することを防止できる。
ープカウンタがボローを発生したときは、ロード信号が
出力されないかぎり、減算指示をカウンタ制御回路に入
力させないので、ロード信号で所定数が設定されていな
いのに減算することを防止できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のカウンタ制御回路の第１の実施例を示
す回路図である０本実施例は第３図で示された従来のル
ープカウンタｌとその制御回路にインバータＮ８と、減
算制御回路２を追加し、アンド回路３０の代りにインバ
ータＮ９と減算信号ＳＵＢと減算制御回路２の出力であ
る減算停止信号ＣＬとのアンドをとるアンド回路７を設
けて構成されている。
す回路図である０本実施例は第３図で示された従来のル
ープカウンタｌとその制御回路にインバータＮ８と、減
算制御回路２を追加し、アンド回路３０の代りにインバ
ータＮ９と減算信号ＳＵＢと減算制御回路２の出力であ
る減算停止信号ＣＬとのアンドをとるアンド回路７を設
けて構成されている。
減算制御回路２は、ナンド回路５，６．オア回路３，４
．インバータＮ １６とから構成されている。ナンド回
路５．６はＲＳフリップフロップと構成しており、オア
回路３はインバータＮ８の出力とクロック信号φとのオ
アをとり出力をナンド回路５の一方の入力端に出力して
いる。オア回路４は、インバー７８日の出力の論理レベ
ルを反転して出力するインバータＮＩＯの出力とクロッ
ク信号φとポロー信号ＢＲＷとのオアをとり、出力をナ
ンド回路６の一方の入力端に出力している。
．インバータＮ １６とから構成されている。ナンド回
路５．６はＲＳフリップフロップと構成しており、オア
回路３はインバータＮ８の出力とクロック信号φとのオ
アをとり出力をナンド回路５の一方の入力端に出力して
いる。オア回路４は、インバー７８日の出力の論理レベ
ルを反転して出力するインバータＮＩＯの出力とクロッ
ク信号φとポロー信号ＢＲＷとのオアをとり、出力をナ
ンド回路６の一方の入力端に出力している。
次に、本実施例のカウンタ制御回路の動作について説明
する。
する。
ロード信号ＬＤが論理レベルとなると、クロック信号φ
が論理レベル０になるタイミングで減算制御信号ＣＬは
論理レベルｌとなり、以降従来例と同様に動作する。減
算処理の後ポロー信号ＢＲＷが出力されると、クロック
信号φが論理レベル０となるタイミングで減算停止信号
ＣＬは論理レベル０となり、アンド回路７のゲートを閉
じる。
が論理レベル０になるタイミングで減算制御信号ＣＬは
論理レベルｌとなり、以降従来例と同様に動作する。減
算処理の後ポロー信号ＢＲＷが出力されると、クロック
信号φが論理レベル０となるタイミングで減算停止信号
ＣＬは論理レベル０となり、アンド回路７のゲートを閉
じる。
アンド回路７のゲートが閉じられると、減算信号ＳＵＢ
が論理レベル１になっても減算処理は実行されない、再
度減算処理が実行されるためには。
が論理レベル１になっても減算処理は実行されない、再
度減算処理が実行されるためには。
ループカウンタｌにデータバス８からデータを設定する
ためのロード信号ＬＤが出力されなければならない、し
たがって、ループカウンタｌへのデータが設定されない
場合は減算処理は行なわない。
ためのロード信号ＬＤが出力されなければならない、し
たがって、ループカウンタｌへのデータが設定されない
場合は減算処理は行なわない。
第２図は本発明の第２の実施例を示す回路図である０本
実施例は、第１の実施例の減算制御回路２の代りに簡単
な減算制御回路２Ｇで構成している。減算制御回路２０
は、ノア回路９とインバータＮ１ｏとから構成されてい
る。インバータＮ、◇はインバータＮ、の出力を入力し
論理レベルを反転してアンド回路７の入力端に出力して
いる。ノア回路９はインバータＮｉｌの出力とインバー
タＮ１゜の出力とのノアをとり、出力をインバータＮ
１０の入力端に出力している。木実流側の場合、ポロー
信号ＢＲＷが発生すると、減算停【ヒ信号ＣＬをクロッ
ク信号φとは関係なく論理レベルＯにして、減算処理を
停止させる。再度ロード信号ＬＤが論理レベルｌになる
とインバータＮｏ、ＮＩＯを介して減算処理可能となる
。
実施例は、第１の実施例の減算制御回路２の代りに簡単
な減算制御回路２Ｇで構成している。減算制御回路２０
は、ノア回路９とインバータＮ１ｏとから構成されてい
る。インバータＮ、◇はインバータＮ、の出力を入力し
論理レベルを反転してアンド回路７の入力端に出力して
いる。ノア回路９はインバータＮｉｌの出力とインバー
タＮ１゜の出力とのノアをとり、出力をインバータＮ
１０の入力端に出力している。木実流側の場合、ポロー
信号ＢＲＷが発生すると、減算停【ヒ信号ＣＬをクロッ
ク信号φとは関係なく論理レベルＯにして、減算処理を
停止させる。再度ロード信号ＬＤが論理レベルｌになる
とインバータＮｏ、ＮＩＯを介して減算処理可能となる
。
このように、第１．第２の実施例においてポロー信号Ｂ
ＲＷが出力されると、再びループカウンタｌにデータが
ロード信号ＬＤに基づいて設定されるまで、ループカウ
ンタｌの減算処理が停止ヒされる。
ＲＷが出力されると、再びループカウンタｌにデータが
ロード信号ＬＤに基づいて設定されるまで、ループカウ
ンタｌの減算処理が停止ヒされる。
以上説明したように本発明は、減算制御回路とゲート回
路とによって、ループカウンタがポローを発生したとき
は、ロード信号が出力されないかぎり、減算指示をカウ
ンタ制御回路に入力させないので、ロード信号で所定数
が設定されていないのに減算することを防止できること
により、ループカウンタがコンピュータのプログラムで
減算処理が実行される場合の誤動作を防止できる。
路とによって、ループカウンタがポローを発生したとき
は、ロード信号が出力されないかぎり、減算指示をカウ
ンタ制御回路に入力させないので、ロード信号で所定数
が設定されていないのに減算することを防止できること
により、ループカウンタがコンピュータのプログラムで
減算処理が実行される場合の誤動作を防止できる。
第１図は本発明のカウンタ制御回路の第の実施例を示す
回路図、第２図は第２の実施例を示す回路図、第３図は
従来例を示す回路図である。 １・・・・・・・・・・・・・・・ループカウンタ、２
．２０・・・・・・・・・減算制御回路、３．４・・・
・・・・・・オア回路。 ５．６・・・・・・・・・ナンド回路、７・・・・・・
・・・・・・・・・アンド回路、８・・・・・・・・・
・・・・・・データバス、９・・・・・・・・・・・・
・・・ノア回路、１０．１１．〜． ｉ ｎ・−・保持
回路。
回路図、第２図は第２の実施例を示す回路図、第３図は
従来例を示す回路図である。 １・・・・・・・・・・・・・・・ループカウンタ、２
．２０・・・・・・・・・減算制御回路、３．４・・・
・・・・・・オア回路。 ５．６・・・・・・・・・ナンド回路、７・・・・・・
・・・・・・・・・アンド回路、８・・・・・・・・・
・・・・・・データバス、９・・・・・・・・・・・・
・・・ノア回路、１０．１１．〜． ｉ ｎ・−・保持
回路。
Claims (1)
- 【特許請求の範囲】 減算指示があった場合、ループカウンタが保持している
数を１ずつ減算し、ループカウンタにボローを発生させ
るカウンタ制御回路において、ループカウンタがボロー
を発生したときは、減算停止信号をアクティブにし、ル
ープカウンタに所定数を設定するロード信号が出力され
たときは、減算停止信号をインアクティブにする減算制
御回路と、 減算停止信号がアクティブのときは、減算指示があって
も減算指示をカウンタ制御回路に入力させないゲート回
路とを有することを特徴とするカウンタ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25275487A JPH0194436A (ja) | 1987-10-06 | 1987-10-06 | カウンタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25275487A JPH0194436A (ja) | 1987-10-06 | 1987-10-06 | カウンタ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194436A true JPH0194436A (ja) | 1989-04-13 |
Family
ID=17241820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25275487A Pending JPH0194436A (ja) | 1987-10-06 | 1987-10-06 | カウンタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194436A (ja) |
-
1987
- 1987-10-06 JP JP25275487A patent/JPH0194436A/ja active Pending
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