JPH0289135A - 暴走防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は暴走防止回路に関し、特にマイクロコンピュー
タなどのプログラム暴走防止等に適用する暴走防止回路
に関する。

〔従来の技術〕

暴走防止回路は、・マイクロコンピュータシステム等の
制御回路における暴走の発生の防止を目的とするもので
、これにより制御回路が１つの系としての回路動作を確
実になし得るようにしたものである。

最近、マイクロコンピュータを使用した装置が急激に発
達し広く普及しつつあるが、このような装置が共通に抱
える問題点は、プログラム暴走による誤制御である。

即ち、このようなプログラマブルな制御系では、何んら
かの外部要因によってプログラム・カウンタが暴走し、
正常とは異なる数値信号を出力するか、またはプログラ
ム・カウンタが停止してしまい、プログラマブルな制御
系が動作不能となるという問題が往々にして発生する。

従って、このプログラム・カウンタの暴走に対する暴走
防止回路が、特に半導体集積回路技術の立場から非常に
注目されている。

従来、この種の暴走防止回路は、プログラム・カウンタ
の暴走に対する暴走検出回路として、ウオッチドックタ
イマ回路と電圧検出回路とがある。

ウオッチドックタイマ回路は、ウオッチドックタイマ信
号でリセットされるリセット付カウンタで構成される。

即ち、このリセット付カウンタは、常時入力されるクロ
ック信号でカウントされ、ウオッチドックタイマ信号が
入力されるとリセットされる。プログラム・カウンタの
動作に異常がなければこのウオッチドツクタイム信号は
定期的に入力され、リセット付カウンタがオーバーフロ
ーしないようにリセットする。

従って、プログラム・カウンタが暴走状態となり、この
定期的に入力されるウオッチドックタイマ信号が途切れ
ると、リセット付カウンタはカウントアツプし続け、オ
ーバーフローして割込み信号を発生し、プログラム・カ
ウンタを正常状態に戻すので、暴走状態から抜は出るこ
とができる。

また、電圧検出回路は、暴走状態となる外部要因が電源
電圧の低下による場合に効果がある。

即ち、半導体集積回路に動作電圧以下となる電源電圧が
印加された場合、プログラムメモリのデータが正しく出
力されず、この誤ったデータがプログラム・カウンタに
入力されプログラム・カウンタが暴走する。

そこで半導体集積回路に電圧検出回路を（−ｆ加し、動
作電圧以下となるとリセット信号を出力し半導体集積回
路をリセット状態にする。その後、電源電圧が動作電圧
以内に復帰した時リセット状態から抜は出し、正常な動
作が行なえるようにしている。

〔発明が解決しようとする課題〕

上述した従来の暴走防止回路は、ウオッチドックタイマ
回路や電圧検出回路等により暴走を防止する構成となっ
ているので、ウオッチドックタイマ回路による場合は、
マイクロコンピュータ程度のものでも１２ビツトを越え
る回路規模のリセット付カウンタが必要となり、回路規
模が増大すると共に消費電力が増大し、また、電圧検出
回路による場合は大規模な電圧検出用アナログ回路が必
要となり、回路規模及び消費電力が増大するほか、その
検出電圧の精度が製造条件によりばらつきやすいという
欠点がある。

本発明の目的は、回路規模及び消費電力を低減すること
ができ、かつ、製造条件による特性のばらつきを抑える
ことができる暴走防止回路を提供することにある。

〔課題を解決するための手段〕

本発明の暴走防止回路は、アドレス信号により複数の入
出力回路のうちの１つを選択する複数のデコード信号を
出力するアドレスデコーダと、各命令を解読しこれら命
令に対応する命令デコード信号を出力する命令デコーダ
と、前記アドレスデコーダからの複数のデコード信号の
うちの特定のものを選択して出力する選択回路と、前記
命令デコーダからの特定の命令デコード信号と前記選択
回路からの特定のデコード信号とを入力しこれらが所定
のレベルになったときリセット信号を出力するリセット
信号発生回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す回路図である。

アドレスデコーダ２は、プログラマブル・ロジックアレ
イ（以下ＲＬＡという）で構成され、パスライン１から
のアドレス信号により、４つの入出力回路のうちの１つ
を選択する４つのデコード信号ＤＩＯ□〜ＤＩＯ２を出
力する。

命令デコーダ３は、ラッチ回路３１とＰＬＡとを備え、
パスライン１から各命令をラッチしてこれら各命令を解
読し、対応する命令デコード信号を出力する。

選択回路４は、４つのスイッチ回路８１〜Ｓ４を備え、
アドレスデコーダ２からのデコード信号ＤＩＯ，〜ＤＩ
０．１のうちの特定のものを選択して出力し、その他の
ものに対しては接地レベルを出力する。

リセット信号発生回路５は、それぞれ第１の入力端に選
択回路４の出力信号を入力し第２の入力端に命令デコー
ダ３からの特定の命令デコーダ信号ＤＳｌを入力する２
人力のＮＡＮＤゲート０１〜Ｇ４と、これらＮＡＮＤゲ
ートＧ、〜Ｇ４の出力信号を入力する４人力のＮＡＮＤ
ゲートＧ、とを備え、選択回路４で選択されたデコード
信号（この実施例ではＤ１．）と特定の命令デコード信
号ＤＳ、とが高レベルになったときリセット信号■れを
出力する。

この特定の命令デコード信号ＤＳ、とは、中央処理装置
（ＣＰＵ）等の機能を一時停止し、外部または内部から
の割込みを待つ、ストップ命令。

ホルト命令を解読したものである。

通常、プログラマブルな制御系では、アドレスデコーダ
２及び命令デコーダ３は必要不可欠であるので、この実
施例において追加された回路は選択回路４とリセット信
号発生回路５である。

さて、プログラマブルな制御系での暴走状態として、プ
ログラム・カウンタが暴走したために応用上割込みのか
からない人出回路で割込みを待つ命令に置換えられるこ
とがあり、この場合もはや、通常動作に復帰することは
ない。

この暴走状態を防止するため、予め応用上割込みのかか
らない入出力回路を選択する特定のデコード信号を選択
回路にて選んでおき、暴走状態（割込みのかからない入
出力回路でのストップ命令またはホルト命令の実行）と
なったときにはただちにリセット信号を出力し、このリ
セット信号で制御系を元に戻せばよい。

この実施例は、プログラマブルな制御系が４つの入出力
回路を持ち、そのうち１つの入出力回路が応用上割込み
がかからない場合について適用したものである。

この実施例においては、割込みのかからない入出力回路
のデコード信号ＤＩＯ，を遇択回路４により選択してお
き、この入出力回路のアドレス信号が入力されてデコー
ド信号ＤＩＯ，が高レベル状態になり、この状態でスト
ップ命令またはボルト命令が入力されて特定の命令デコ
ード信号ＤＳ、が高レベルになると、ＮＡＮＤゲート０
１Ｇ、を介してリセット信号ＶＲが高レベルとなる。こ
のリセット信号ＶＲによりプログラマブルな制御系にリ
セットがかかり暴走状態から復帰する。

また、４つの入出力回路のうち割込みのがかる３つの人
出回路に対しては、ＮＡＮＤゲート０２〜Ｇ４の１方の
入力端が低レベルの接地レベルとなっているので、スト
ップ命令またはボルト命令を実行してもリセット信号Ｖ
Ｒは低レベルのままであり、この制御系にはリセットは
かからず正常処理が続行される。

以上のように、簡単なディジタル回路構成で暴走を防止
することができる。

〔発明の効果〕 以上説明したように本発明は、割込みのかからない入出
力回路が選択され、この状態でストップ命令またはボル
ト命令が実行されたとき、リセット信号を出力してプロ
グラマブルな制御系をリセットする構成とすることによ
り、簡羊なディジタル回路で構成できるので、回路規模
及び消費電力を低減することができ、かつ製造条件によ
る特性のばらつきを除去することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図である。 １・・・パスライン、２・・・アドレスデコーダ、３・
・・命令デコーダ、４・・・選択回路、５・・・リセッ
トイ、Ａ号発生回路、３１・・・ラッチ回路、Ｇ１−Ｇ
５・・ＮＡＮＤゲート、Ｓ１〜Ｓ４・・・スイッチ回ｙ
各。

Claims (1)

【特許請求の範囲】
1. アドレス信号により複数の入出力回路のうちの１つを選
   択する複数のデコード信号を出力するアドレスデコーダ
   と、各命令を解読しこれら命令に対応する命令デコード
   信号を出力する命令デコーダと、前記アドレスデコーダ
   からの複数のデコード信号のうちの特定のものを選択し
   て出力する選択回路と、前記命令デコーダからの特定の
   命令デコード信号と前記選択回路からの特定のデコード
   信号とを入力しこれらが所定のレベルになったときリセ
   ット信号を出力するリセット信号発生回路とを有するこ
   とを特徴とする暴走防止回路。