JP3090065B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、内蔵されている中
央処理装置の異常を検出する回路を備えたマイクロコン
ピュータに関し、特に異常を早期に検出することを可能
としたマイクロコンピュータに関する。
央処理装置の異常を検出する回路を備えたマイクロコン
ピュータに関し、特に異常を早期に検出することを可能
としたマイクロコンピュータに関する。
【０００２】
【従来の技術】マイクロコンピュータにおけるプログラ
ムの暴走やマイクロプログラムのデッドロックによる中
央処理装置（以下、ＣＰＵと呼ぶ）の異常を検出するた
めに従来ではウォッチドックタイマ（以下、ＷＤＴと呼
ぶ）が用いられている。このＷＤＴを用いた異常検出で
は、プログラムの各モジュール毎にＷＤＴをクリアする
ための専用クリア命令を入れておき、ＷＤＴをクリアす
る命令が設定した時間内に実行されずにＷＤＴがオーバ
ーフローすることにより、ＣＰＵの異常検出を行ってい
る。このような構成の一例を図９（ａ）に示す。また、
プログラムのリストを図９（ｂ）に示す。ＷＤＴ１は８
ビットのタイマであり、クロックｆｃｌｋ／２11をカウ
ントし、専用クリア命令ＷＤＴＣＬＲでクリアされる。
なおｆｃｌｋはシステムクロックである。また、そのカ
ウントがオーバーフローした際のオーバーフロー信号Ｏ
ＶＦ０はＲＳフリップフロップ２のセット端子Ｓと、予
めタイマ時間が設定されているタイマ（ＴＭ１）４に入
力される。そして、このタイマ（ＴＭ１）４のオーバー
フロー信号ＯＶＦ１が前記ＲＳフリップフロップ２のリ
セット端子Ｒに入力される構成とされている。
ムの暴走やマイクロプログラムのデッドロックによる中
央処理装置（以下、ＣＰＵと呼ぶ）の異常を検出するた
めに従来ではウォッチドックタイマ（以下、ＷＤＴと呼
ぶ）が用いられている。このＷＤＴを用いた異常検出で
は、プログラムの各モジュール毎にＷＤＴをクリアする
ための専用クリア命令を入れておき、ＷＤＴをクリアす
る命令が設定した時間内に実行されずにＷＤＴがオーバ
ーフローすることにより、ＣＰＵの異常検出を行ってい
る。このような構成の一例を図９（ａ）に示す。また、
プログラムのリストを図９（ｂ）に示す。ＷＤＴ１は８
ビットのタイマであり、クロックｆｃｌｋ／２11をカウ
ントし、専用クリア命令ＷＤＴＣＬＲでクリアされる。
なおｆｃｌｋはシステムクロックである。また、そのカ
ウントがオーバーフローした際のオーバーフロー信号Ｏ
ＶＦ０はＲＳフリップフロップ２のセット端子Ｓと、予
めタイマ時間が設定されているタイマ（ＴＭ１）４に入
力される。そして、このタイマ（ＴＭ１）４のオーバー
フロー信号ＯＶＦ１が前記ＲＳフリップフロップ２のリ
セット端子Ｒに入力される構成とされている。
【０００３】この構成によれば、プログラム又はシステ
ムが正常に動作している場合は、専用クリア命令実行に
よりＷＤＴ１のカウント値は００Ｈにクリアされ、再カ
ウントを開始する。何らかの原因により、専用クリア命
令が実行されずにＷＤＴ１のオーバーフロー信号ＯＶＦ
０が発生した場合は、ＲＳフリップフロップ２はセット
される。ＲＳフリップフロップ２の出力は、インバータ
３の入力になっており、インバータ３の反転出力により
異常検出信号であるＷＤＴＯＢ信号を出力する。また、
タイマ（ＴＭ１）４は、異常検出信号であるＷＤＴＯＢ
信号のアクティブ幅を決めているタイマである。ＷＤＴ
１のオーバーフロー信号ＯＶＦ０によりタイマ（ＴＭ
１）４はクリアされる。ここでは、システムクロックの
３２クロック時間後、タイマ（ＴＭ１）４のオーバーフ
ロー信号ＯＶＦ１が発生する。このオーバーフロー信号
ＯＶＦ１は、ＲＳフリップフロップ２をリセットし、そ
の出力をＬＯＷとする。したがって、ＷＤＴＯＢ信号を
ＬＯＷレベルからＨＩレベルに戻す。なお、オーバーフ
ロー信号ＯＶＦ１により割り込みＩＮＴＷＤＴ信号が発
生し、図外の割り込み制御回路によりＣＰＵの初期設定
を行うために異常割り込み処理を行う。
ムが正常に動作している場合は、専用クリア命令実行に
よりＷＤＴ１のカウント値は００Ｈにクリアされ、再カ
ウントを開始する。何らかの原因により、専用クリア命
令が実行されずにＷＤＴ１のオーバーフロー信号ＯＶＦ
０が発生した場合は、ＲＳフリップフロップ２はセット
される。ＲＳフリップフロップ２の出力は、インバータ
３の入力になっており、インバータ３の反転出力により
異常検出信号であるＷＤＴＯＢ信号を出力する。また、
タイマ（ＴＭ１）４は、異常検出信号であるＷＤＴＯＢ
信号のアクティブ幅を決めているタイマである。ＷＤＴ
１のオーバーフロー信号ＯＶＦ０によりタイマ（ＴＭ
１）４はクリアされる。ここでは、システムクロックの
３２クロック時間後、タイマ（ＴＭ１）４のオーバーフ
ロー信号ＯＶＦ１が発生する。このオーバーフロー信号
ＯＶＦ１は、ＲＳフリップフロップ２をリセットし、そ
の出力をＬＯＷとする。したがって、ＷＤＴＯＢ信号を
ＬＯＷレベルからＨＩレベルに戻す。なお、オーバーフ
ロー信号ＯＶＦ１により割り込みＩＮＴＷＤＴ信号が発
生し、図外の割り込み制御回路によりＣＰＵの初期設定
を行うために異常割り込み処理を行う。
【０００４】
【発明が解決しようとする課題】この従来の構成におい
ては、ＷＤＴ１のカウントクロックにｆｃｌｋ／２11を
使用しているためｆｃｌｋ＝１２．５ＭＨｚの場合は、
ＷＤＴ１のオーバーフロー時間は約４２ｍｓである。し
たがって、ＣＰＵ命令実行中にマイクロプログラム制御
がデッドロックした場合は、異常を検出するために最大
約４２ｍｓの時間がかかっている。このため、早期にＣ
ＰＵ異常検出するためには、ＷＤＴ１のオーバーフロー
時間を短くする必要がある。しかしながらオーバーフロ
ー時間を短くすると、ＷＤＴ１がオーバーフローしない
サイクルで専用クリア命令を実行しなければならず、プ
ログラム上に専用クリア命令を多数置く必要が生じる。
このため、ＣＰＵは通常のプログラム実行以外に専用ク
リア命令を多数実行しなければならなくなり、ＣＰＵ負
荷が増加し、必要な演算実行時間が取られ、マイクロコ
ンピュータ自体の処理速度が低下され、かつ周辺制御に
大きな影響を与えるという問題が生じる。
ては、ＷＤＴ１のカウントクロックにｆｃｌｋ／２11を
使用しているためｆｃｌｋ＝１２．５ＭＨｚの場合は、
ＷＤＴ１のオーバーフロー時間は約４２ｍｓである。し
たがって、ＣＰＵ命令実行中にマイクロプログラム制御
がデッドロックした場合は、異常を検出するために最大
約４２ｍｓの時間がかかっている。このため、早期にＣ
ＰＵ異常検出するためには、ＷＤＴ１のオーバーフロー
時間を短くする必要がある。しかしながらオーバーフロ
ー時間を短くすると、ＷＤＴ１がオーバーフローしない
サイクルで専用クリア命令を実行しなければならず、プ
ログラム上に専用クリア命令を多数置く必要が生じる。
このため、ＣＰＵは通常のプログラム実行以外に専用ク
リア命令を多数実行しなければならなくなり、ＣＰＵ負
荷が増加し、必要な演算実行時間が取られ、マイクロコ
ンピュータ自体の処理速度が低下され、かつ周辺制御に
大きな影響を与えるという問題が生じる。
【０００５】本発明の目的は、専用クリア命令を増やす
ことなく早期にＣＰＵの異常検出を可能としたマイクロ
コンピュータを提供することにある。
ことなく早期にＣＰＵの異常検出を可能としたマイクロ
コンピュータを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＷＤＴ等のよ
うに、専用クリア命令によりクリアされ、設定時間の内
でクリアされないときにオーバフロー信号を出力して異
常検出信号を出力する異常検出用のタイマに加えて、こ
の異常検出用タイマのオーバーフロー時間より短い時間
でオーバフロー信号を出力して異常検出信号を出力で
き、かつ中央処理装置で発生される信号に基づいてクリ
アされる第２のタイマを備えることを特徴とする。ここ
で、この第２のタイマのクリア信号は、中央処理装置で
処理されるマイクロプログラムにおける全ての命令コー
ドのスタート時、すなわちマイクロプログラムの処理が
終了する毎に発生する制御信号と、マイクロプログラム
実行中に同じ処理を繰り返し行う時、すなわちループが
生じる毎に発生する制御信号とで構成される。
うに、専用クリア命令によりクリアされ、設定時間の内
でクリアされないときにオーバフロー信号を出力して異
常検出信号を出力する異常検出用のタイマに加えて、こ
の異常検出用タイマのオーバーフロー時間より短い時間
でオーバフロー信号を出力して異常検出信号を出力で
き、かつ中央処理装置で発生される信号に基づいてクリ
アされる第２のタイマを備えることを特徴とする。ここ
で、この第２のタイマのクリア信号は、中央処理装置で
処理されるマイクロプログラムにおける全ての命令コー
ドのスタート時、すなわちマイクロプログラムの処理が
終了する毎に発生する制御信号と、マイクロプログラム
実行中に同じ処理を繰り返し行う時、すなわちループが
生じる毎に発生する制御信号とで構成される。
【０００７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明のマイクロコン
ピュータにかかる異常検出回路の構成図であり、ＷＤＴ
１，ＲＳフリップフロップ２、インバータ３、タイマ
（ＴＭ１）４を用いている点は前記した従来構成と同じ
である。そして、この構成に第２のタイマ（ＴＭ２）５
を付設した点が特徴とされている。前記ＷＤＴ１は８ビ
ットのタイマであり、ＷＤＴ１のカウントクロックは、
システムクロック（ｆｃｌｋ）の１１分周であるｆｃｌ
ｋ／２11が用いられ、ＷＤＴ１のオーバーフローが発生
するとオーバフロー信号ＯＶＦ０を出力する。また、専
用のクリア命令実行によりＷＤＴ１のカウントをクリア
する。また、タイマ（ＴＭ１）４は５ビットのタイマで
あり、そのカウントクロックは、システムクロック（ｆ
ｃｌｋ）である。タイマ（ＴＭ１）４のオーバーフロー
が発生するとオーバフロー信号ＯＶＦ１を出力する。さ
らに、付設された第２のタイマ（ＴＭ２）５は５ビット
のタイマである。この第２のタイマ（ＴＭ２）５のカウ
ントクロックは、システムクロック（ｆｃｌｋ）とは別
クロックであるＣＰＵクロックのＣＬＫを使用してい
る。第２のタイマ（ＴＭ２）５のオーバーフローが発生
するとオーバフロー信号ＯＶＦ２を出力する。
図面を参照して説明する。図１は本発明のマイクロコン
ピュータにかかる異常検出回路の構成図であり、ＷＤＴ
１，ＲＳフリップフロップ２、インバータ３、タイマ
（ＴＭ１）４を用いている点は前記した従来構成と同じ
である。そして、この構成に第２のタイマ（ＴＭ２）５
を付設した点が特徴とされている。前記ＷＤＴ１は８ビ
ットのタイマであり、ＷＤＴ１のカウントクロックは、
システムクロック（ｆｃｌｋ）の１１分周であるｆｃｌ
ｋ／２11が用いられ、ＷＤＴ１のオーバーフローが発生
するとオーバフロー信号ＯＶＦ０を出力する。また、専
用のクリア命令実行によりＷＤＴ１のカウントをクリア
する。また、タイマ（ＴＭ１）４は５ビットのタイマで
あり、そのカウントクロックは、システムクロック（ｆ
ｃｌｋ）である。タイマ（ＴＭ１）４のオーバーフロー
が発生するとオーバフロー信号ＯＶＦ１を出力する。さ
らに、付設された第２のタイマ（ＴＭ２）５は５ビット
のタイマである。この第２のタイマ（ＴＭ２）５のカウ
ントクロックは、システムクロック（ｆｃｌｋ）とは別
クロックであるＣＰＵクロックのＣＬＫを使用してい
る。第２のタイマ（ＴＭ２）５のオーバーフローが発生
するとオーバフロー信号ＯＶＦ２を出力する。
【０００８】そして、前記ＷＤＴの出力であるオーバフ
ロー信号ＯＶＦ０は２入力ＯＲゲート６，７の各一方の
入力端に入力される。また、前記第２のタイマ（ＴＭ
２）５から出力されるオーバフロー信号ＯＶＦ２も同様
に前記各２入力ＯＲゲート６，７の他方の入力端に入力
される。そして、これらＯＲゲート６，７の出力は、そ
れぞれＲＳフリップフロップ２のセット端子Ｓと第１の
タイマ（ＴＭ１）４の入力に入力される。また、第１の
タイマ（ＴＭ１）４の出力はＲＳフリップフロップ２の
リセット端子Ｒに入力され、このＲＳフリップフロップ
２の出力はインバータ３を通して異常検出信号であるＷ
ＤＴＯＢ信号として出力される。なお、前記ＷＤＴ１の
オーバフロー信号ＯＶＦ０は異常割り込み処理のための
ＩＮＴＷＤＴ信号となる。さらに、前記第２のタイマ
（ＴＭ２）５のクリア信号として、後述するマイクロプ
ログラム制御回路から生成されるＭＳＴＡＲＴ信号とＭ
ＬＯＯＰ信号が２入力ＯＲゲート８を介して入力され
る。
ロー信号ＯＶＦ０は２入力ＯＲゲート６，７の各一方の
入力端に入力される。また、前記第２のタイマ（ＴＭ
２）５から出力されるオーバフロー信号ＯＶＦ２も同様
に前記各２入力ＯＲゲート６，７の他方の入力端に入力
される。そして、これらＯＲゲート６，７の出力は、そ
れぞれＲＳフリップフロップ２のセット端子Ｓと第１の
タイマ（ＴＭ１）４の入力に入力される。また、第１の
タイマ（ＴＭ１）４の出力はＲＳフリップフロップ２の
リセット端子Ｒに入力され、このＲＳフリップフロップ
２の出力はインバータ３を通して異常検出信号であるＷ
ＤＴＯＢ信号として出力される。なお、前記ＷＤＴ１の
オーバフロー信号ＯＶＦ０は異常割り込み処理のための
ＩＮＴＷＤＴ信号となる。さらに、前記第２のタイマ
（ＴＭ２）５のクリア信号として、後述するマイクロプ
ログラム制御回路から生成されるＭＳＴＡＲＴ信号とＭ
ＬＯＯＰ信号が２入力ＯＲゲート８を介して入力され
る。
【０００９】この構成によれば、プログラム又はシステ
ムが正常に動作している場合は、専用クリア命令実行に
よりＷＤＴ１のカウント値は００Ｈにクリアされ、再カ
ウントを開始する。何らかの原因により、専用クリア命
令が実行されずにＷＤＴ１のオーバーフロー信号ＯＶＦ
０が発生した場合は、ＲＳフリップフロップ２がセット
され、このＲＳフリップフロップ２の出力はインバータ
３を通して異常検出信号であるＷＤＴＯＢ信号として出
力される。タイマ（ＴＭ１）４はＷＤＴ１のオーバーフ
ロー信号ＯＶＦ０によりクリアされ、その後のカウント
により前記ＷＤＴＯＢ信号のアクティブ幅を決める。
ムが正常に動作している場合は、専用クリア命令実行に
よりＷＤＴ１のカウント値は００Ｈにクリアされ、再カ
ウントを開始する。何らかの原因により、専用クリア命
令が実行されずにＷＤＴ１のオーバーフロー信号ＯＶＦ
０が発生した場合は、ＲＳフリップフロップ２がセット
され、このＲＳフリップフロップ２の出力はインバータ
３を通して異常検出信号であるＷＤＴＯＢ信号として出
力される。タイマ（ＴＭ１）４はＷＤＴ１のオーバーフ
ロー信号ＯＶＦ０によりクリアされ、その後のカウント
により前記ＷＤＴＯＢ信号のアクティブ幅を決める。
【００１０】一方、第２のタイマ（ＴＭ２）５はＭＳＴ
ＡＲＴ信号、ＭＬＯＯＰ信号によりクリアされ、その後
カウント動作してオーバーフローすると、オーバーフロ
ー信号ＯＶＦ２は２入力ＯＲゲート６，７に入力され
る。これにより、ＲＳフリップフロップ２がセットさ
れ、ＲＳフリップフロップ２の出力はインバータ３を通
り異常検出信号としてＬＯＷレベルを出力する。また、
ＯＲゲート７を通してタイマ（ＴＭ１）４をクリアし、
システムクロック（ｆｃｌｋ）の３２クロック時間後に
タイマ（ＴＭ１）４はＯＶＦ１を発生し、ＲＳフリップ
フロップ２をリセットし、ＷＤＴＯＢ信号はＬＯＷレベ
ルからＨＩレベルに戻る。ここで、第２のタイマ（ＴＭ
２）５のオーバーフロー時間は、ＷＤＴ１のオーバフロ
ー時間に比べて短く設定されている。したがって、この
第２のタイマ（ＴＭ２）５のオーバフロー信号ＯＶＦ２
を利用して異常検出信号を出力させることで、異常検出
を早期に行うことが可能となる。
ＡＲＴ信号、ＭＬＯＯＰ信号によりクリアされ、その後
カウント動作してオーバーフローすると、オーバーフロ
ー信号ＯＶＦ２は２入力ＯＲゲート６，７に入力され
る。これにより、ＲＳフリップフロップ２がセットさ
れ、ＲＳフリップフロップ２の出力はインバータ３を通
り異常検出信号としてＬＯＷレベルを出力する。また、
ＯＲゲート７を通してタイマ（ＴＭ１）４をクリアし、
システムクロック（ｆｃｌｋ）の３２クロック時間後に
タイマ（ＴＭ１）４はＯＶＦ１を発生し、ＲＳフリップ
フロップ２をリセットし、ＷＤＴＯＢ信号はＬＯＷレベ
ルからＨＩレベルに戻る。ここで、第２のタイマ（ＴＭ
２）５のオーバーフロー時間は、ＷＤＴ１のオーバフロ
ー時間に比べて短く設定されている。したがって、この
第２のタイマ（ＴＭ２）５のオーバフロー信号ＯＶＦ２
を利用して異常検出信号を出力させることで、異常検出
を早期に行うことが可能となる。
【００１１】このため、プログラム中にＷＤＴ１の専用
クリア命令を多数置かなくとも早期の異常検出が実現で
き、ＣＰＵのプログラム実行に際しての負荷が増大され
ることはない。しかしながら、その一方で第２のタイマ
（ＴＭ２）５は短い時間でクリアされる必要があり、そ
のクリア信号としてプログラム中の命令に代えて、マイ
クロプログラム制御回路から生成されるＭＳＴＡＲＴ信
号とＭＬＯＯＰ信号を使用している。
クリア命令を多数置かなくとも早期の異常検出が実現で
き、ＣＰＵのプログラム実行に際しての負荷が増大され
ることはない。しかしながら、その一方で第２のタイマ
（ＴＭ２）５は短い時間でクリアされる必要があり、そ
のクリア信号としてプログラム中の命令に代えて、マイ
クロプログラム制御回路から生成されるＭＳＴＡＲＴ信
号とＭＬＯＯＰ信号を使用している。
【００１２】図２はマイクロプログラム制御回路の構成
図である。命令が記憶されているメモリ１０７と、命令
カウンタ１０６と、この命令カウンタ１０６の示すメモ
リ１０７の命令が格納される命令レジスタ１００と、こ
の命令レジスタ１００の操作部の内容が出力されてマイ
クロプログラムアドレス（以下、ＭＲＡと呼ぶ）を生成
するＭＲＡレジスタ１０２と、マイクロプログラムＲＯ
Ｍ１０３と、このマイクロプログラムＲＯＭ１０３の内
容によりマイクロプログラムの次のアドレスと制御信号
を出力するアドレス部とマイクロ操作部とを有する制御
データレジスタ１０４とを備えた構成とされる。そし
て、前記制御データレジスタ１０４のマイクロ操作部か
ら出力される制御信号の一部として前記ＭＳＴＡＲＴ信
号が出力され、前記アドレス部から出力されるアドレス
をデコードするデコード回路１０５から前記ＭＬＯＯＰ
信号が出力される。また、ここでは前記命令レジスタ１
００の操作部からの出力側にゲート１０１が設けられて
おり、前記ＭＳＴＡＲＴ信号により制御される。
図である。命令が記憶されているメモリ１０７と、命令
カウンタ１０６と、この命令カウンタ１０６の示すメモ
リ１０７の命令が格納される命令レジスタ１００と、こ
の命令レジスタ１００の操作部の内容が出力されてマイ
クロプログラムアドレス（以下、ＭＲＡと呼ぶ）を生成
するＭＲＡレジスタ１０２と、マイクロプログラムＲＯ
Ｍ１０３と、このマイクロプログラムＲＯＭ１０３の内
容によりマイクロプログラムの次のアドレスと制御信号
を出力するアドレス部とマイクロ操作部とを有する制御
データレジスタ１０４とを備えた構成とされる。そし
て、前記制御データレジスタ１０４のマイクロ操作部か
ら出力される制御信号の一部として前記ＭＳＴＡＲＴ信
号が出力され、前記アドレス部から出力されるアドレス
をデコードするデコード回路１０５から前記ＭＬＯＯＰ
信号が出力される。また、ここでは前記命令レジスタ１
００の操作部からの出力側にゲート１０１が設けられて
おり、前記ＭＳＴＡＲＴ信号により制御される。
【００１３】図３は前記マイクロプログラムＲＯＭ１０
３に記憶されている。マイクロプログラムの内容であ
り、図４はＭＳＴＡＲＴ信号のタイミングチャートであ
る。リセット後の最初の命令コードをＯＰ１とすると、
命令カウンタ１０６の示すメモリ１０７の内容を命令レ
ジスタ１００に格納する。この場合、ＯＰ１のコードが
格納される。また、リセット時には制御データレジスタ
１０４から制御信号の一部としてＥＮＤ信号が出力され
るが、このＥＮＤ信号と共にＭＳＴＡＲＴ信号が“１”
として出力される。ＭＳＴＡＲＴ信号が“１”の時で、
かつ命令の実行が許可されている場合は、ゲート１０１
はＯＮするために命令レジスタ１００の操作部の内容が
ＭＲＡレジスタ１０２に出力される。ＭＲＡレジスタ１
０２は、マイクロプログラムＲＯＭを示すためにＭＲＡ
を出力する。
３に記憶されている。マイクロプログラムの内容であ
り、図４はＭＳＴＡＲＴ信号のタイミングチャートであ
る。リセット後の最初の命令コードをＯＰ１とすると、
命令カウンタ１０６の示すメモリ１０７の内容を命令レ
ジスタ１００に格納する。この場合、ＯＰ１のコードが
格納される。また、リセット時には制御データレジスタ
１０４から制御信号の一部としてＥＮＤ信号が出力され
るが、このＥＮＤ信号と共にＭＳＴＡＲＴ信号が“１”
として出力される。ＭＳＴＡＲＴ信号が“１”の時で、
かつ命令の実行が許可されている場合は、ゲート１０１
はＯＮするために命令レジスタ１００の操作部の内容が
ＭＲＡレジスタ１０２に出力される。ＭＲＡレジスタ１
０２は、マイクロプログラムＲＯＭを示すためにＭＲＡ
を出力する。
【００１４】第１番目の命令であるＯＰ１命令のマイク
ロプログラムのエントリーアドレスは、ＭＲＡ＝ｎ番地
である。生成されたＭＲＡはマイクロプログラムＲＯＭ
１０４のアドレスを指定する。このため、ｎ番地の内容
が制御データレジスタ１０４に出力され、制御データレ
ジスタ１０４は制御信号を出力する他にマイクロプログ
ラムＲＯＭ１０３の次のアドレス（以下、ネキストアド
レスと呼ぶ）をマイクロプログラムアドレス１０２に出
力する。ネキストアドレスはＭＲＡ＝ｎ＋１番地であ
る。ＭＲＡの内容がｎ＋３までくると、制御データレジ
スタ１０４のマイクロ操作部にＥＮＤ情報が出力される
ため、ＭＳＴＡＲＴ信号が生成される。このＭＳＴＡＲ
Ｔ信号によりゲート１０１が再度ＯＮするために第２番
目の命令であるＯＰ２の命令レジスタ１００の操作部の
内容がマイクロプログラムアドレス１０２に出力され、
第２の命令ＯＰ２のエントリーアドレスＭＲＡ＝αが生
成される。
ロプログラムのエントリーアドレスは、ＭＲＡ＝ｎ番地
である。生成されたＭＲＡはマイクロプログラムＲＯＭ
１０４のアドレスを指定する。このため、ｎ番地の内容
が制御データレジスタ１０４に出力され、制御データレ
ジスタ１０４は制御信号を出力する他にマイクロプログ
ラムＲＯＭ１０３の次のアドレス（以下、ネキストアド
レスと呼ぶ）をマイクロプログラムアドレス１０２に出
力する。ネキストアドレスはＭＲＡ＝ｎ＋１番地であ
る。ＭＲＡの内容がｎ＋３までくると、制御データレジ
スタ１０４のマイクロ操作部にＥＮＤ情報が出力される
ため、ＭＳＴＡＲＴ信号が生成される。このＭＳＴＡＲ
Ｔ信号によりゲート１０１が再度ＯＮするために第２番
目の命令であるＯＰ２の命令レジスタ１００の操作部の
内容がマイクロプログラムアドレス１０２に出力され、
第２の命令ＯＰ２のエントリーアドレスＭＲＡ＝αが生
成される。
【００１５】したがって、このようにリセット時、およ
びマイクロプログラムの処理が終了する毎に出力される
ＥＮＤ信号と共にＭＳＴＡＲＴ信号が出力されるため、
ＭＳＴＡＲＴ信号を図１に示した第２のタイマ（ＴＭ
２）５のクリア信号に使用することにより、専用クリア
命令を実行しないで第２のタイマ（ＴＭ２）５をクリア
することが可能になる。これにより、オーバフロー時間
が短い第２のタイマ（ＴＭ２）５を用いた早期の異常検
出が可能となる。
びマイクロプログラムの処理が終了する毎に出力される
ＥＮＤ信号と共にＭＳＴＡＲＴ信号が出力されるため、
ＭＳＴＡＲＴ信号を図１に示した第２のタイマ（ＴＭ
２）５のクリア信号に使用することにより、専用クリア
命令を実行しないで第２のタイマ（ＴＭ２）５をクリア
することが可能になる。これにより、オーバフロー時間
が短い第２のタイマ（ＴＭ２）５を用いた早期の異常検
出が可能となる。
【００１６】次に、ＭＬＯＯＰ信号のタイミングチャー
トを図５に示す。ブロック転送命令等、マイクロプログ
ラムが終了するまでに長い時間かかるものは、第２のタ
イマ（ＴＭ２）５はオーバーフローを発生してしまう。
そこで、制御データレジスタ１０４のアドレス部の出力
側に接続されたデコード回路１０５において、ブロック
転送命令のマイクロプログラム処理中にループする先頭
アドレスをデコードする。そして、このデコード回路１
０５により生成された信号をＭＬＯＯＰ信号として第２
のタイマ（ＴＭ２）５をクリアする信号としている。し
たがって、ループの先頭アドレスα＋２番地の時は、デ
コード回路１０５によりＭＬＯＯＰ信号が“１”とな
る。図３に示したマイクロプログラムにおいて、ＯＰ２
命令はブロック転送命令である。ＭＳＴＡＲＴ信号の発
生後、ループの先頭アドレスα＋２番地が出力される
と、ＭＬＯＯＰ信号が生成される。次に、ＭＲＡ＝α＋
４番地の時に条件分岐するようになっており、ブロック
転送先の終了アドレスと一致した場合はα＋５番地へジ
ャンプする。一致しない場合は、α＋２番地ジャンプす
るようになっており、ＭＲＡ＝α＋２番地が出力される
と、そのつどＭＬＯＯＰ信号が生成される。
トを図５に示す。ブロック転送命令等、マイクロプログ
ラムが終了するまでに長い時間かかるものは、第２のタ
イマ（ＴＭ２）５はオーバーフローを発生してしまう。
そこで、制御データレジスタ１０４のアドレス部の出力
側に接続されたデコード回路１０５において、ブロック
転送命令のマイクロプログラム処理中にループする先頭
アドレスをデコードする。そして、このデコード回路１
０５により生成された信号をＭＬＯＯＰ信号として第２
のタイマ（ＴＭ２）５をクリアする信号としている。し
たがって、ループの先頭アドレスα＋２番地の時は、デ
コード回路１０５によりＭＬＯＯＰ信号が“１”とな
る。図３に示したマイクロプログラムにおいて、ＯＰ２
命令はブロック転送命令である。ＭＳＴＡＲＴ信号の発
生後、ループの先頭アドレスα＋２番地が出力される
と、ＭＬＯＯＰ信号が生成される。次に、ＭＲＡ＝α＋
４番地の時に条件分岐するようになっており、ブロック
転送先の終了アドレスと一致した場合はα＋５番地へジ
ャンプする。一致しない場合は、α＋２番地ジャンプす
るようになっており、ＭＲＡ＝α＋２番地が出力される
と、そのつどＭＬＯＯＰ信号が生成される。
【００１７】したがって、マイクロプログラムのループ
が生じる毎にＭＬＯＯＰ信号が生成され、第２のタイマ
（ＴＭ２）５をクリアする。このため、プロック転送命
令等のようにマイクロプログラムの終了時間が長い場合
でも、ＭＬＯＯＰ信号によって第２のタイマ（ＴＭ２）
５をクリアでき、オーバフロー時間が短い第２のタイマ
（ＴＭ２）５を用いた早期の異常検出が可能となる。こ
の場合にも、専用クリア命令を実行する必要がないこと
はＭＳＴＡＲＴ信号の場合と同じである。
が生じる毎にＭＬＯＯＰ信号が生成され、第２のタイマ
（ＴＭ２）５をクリアする。このため、プロック転送命
令等のようにマイクロプログラムの終了時間が長い場合
でも、ＭＬＯＯＰ信号によって第２のタイマ（ＴＭ２）
５をクリアでき、オーバフロー時間が短い第２のタイマ
（ＴＭ２）５を用いた早期の異常検出が可能となる。こ
の場合にも、専用クリア命令を実行する必要がないこと
はＭＳＴＡＲＴ信号の場合と同じである。
【００１８】なお、図６（ａ）にＷＤＴのオーバーフロ
ー信号とＩＮＴＷＤＴ信号の発生のタイミング、図６
（ｂ）に第２のタイマＴＭ２のオーバーフロー信号とＩ
ＮＴＷＤＴ信号の発生タイミング図を示している。これ
により、ＭＳＴＡＲＴ信号により第２のタイマ（ＴＭ
２）５のオーバフロー時間が短くなり、早期の異常検出
が可能であることが判る。
ー信号とＩＮＴＷＤＴ信号の発生のタイミング、図６
（ｂ）に第２のタイマＴＭ２のオーバーフロー信号とＩ
ＮＴＷＤＴ信号の発生タイミング図を示している。これ
により、ＭＳＴＡＲＴ信号により第２のタイマ（ＴＭ
２）５のオーバフロー時間が短くなり、早期の異常検出
が可能であることが判る。
【００１９】ここで、第２のタイマ（ＴＭ２）５のカウ
ントクロックとして、ＣＰＵクロックであるＣＬＫを使
用しているため、ＣＰＵがスタンバイ状態時にはＣＬＫ
は停止しているために、スタンバイ時に第２のタイマ
（ＴＭ２）５がオーバーフローすることはない。
ントクロックとして、ＣＰＵクロックであるＣＬＫを使
用しているため、ＣＰＵがスタンバイ状態時にはＣＬＫ
は停止しているために、スタンバイ時に第２のタイマ
（ＴＭ２）５がオーバーフローすることはない。
【００２０】次に、前記したマイクロプログラム制御回
路の他の実施形態を図７に示す。同図において、図２と
等価な部分には同一符号を付してある。この実施形態で
は、前記構成に加えて、図外の割り込み回路から出力さ
れる割り込み情報により割り込みのエントリーアドレス
を生成するハードウェハ・エントリーアドレス１０８
と、割り込み要求により“１”にセットされ、割り込み
のエントリーアドレスがマイクロプログラムレジスタ１
０２に格納されると“０”を出力するＩＮＴ信号とをそ
れぞれ付加しており、これらの信号を命令レジスタ１０
０とＭＲＡレジスタ１０２との間に配設したゲート１０
１に入力させる構成としている。
路の他の実施形態を図７に示す。同図において、図２と
等価な部分には同一符号を付してある。この実施形態で
は、前記構成に加えて、図外の割り込み回路から出力さ
れる割り込み情報により割り込みのエントリーアドレス
を生成するハードウェハ・エントリーアドレス１０８
と、割り込み要求により“１”にセットされ、割り込み
のエントリーアドレスがマイクロプログラムレジスタ１
０２に格納されると“０”を出力するＩＮＴ信号とをそ
れぞれ付加しており、これらの信号を命令レジスタ１０
０とＭＲＡレジスタ１０２との間に配設したゲート１０
１に入力させる構成としている。
【００２１】図８はこの実施形態における動作を説明す
るためのタイミングチャートである。ここでは、割り込
みのエントリーアドレスの生成は、命令コードからでは
なく、割り込み回路からの割り込み情報により生成され
る。すなわち、同図ではＯＰ３の命令実行中に割り込み
１が発生している。割り込み１が発生すると、割り込み
要求信号が出力されるためＩＮＴ信号は“１”となる。
ＯＰ３命令の最終番地であるＭＲＡ＝ｍ＋２番地のＥＮ
Ｄ情報が出力されると、前記第１の実施形態と同様にＭ
ＳＴＡＲＴ信号が“１”となる。ここでＭＳＴＡＲＴ信
号が“１”かつＩＮＴ信号が“１”であるため、ハード
ウェハ・エントリーアドレス１０８の出力がゲート１０
１により選択されると、ＭＲＡレジスタ１０２に割り込
み１のエントリーアドレスＫ番地が格納され、ＩＮＴ信
号は“１”から“０”に変化する。そして、ｋ＋１，ｋ
＋２，ｋ＋３，ｋ＋４番地まで割り込みの前処理を行
い、この割り込み処理により割り込み１の第１命令であ
るＯＰ４コードを命令レジスタ１００に格納し、命令レ
ジスタ１００の操作部はゲート１０１を通ってＭＲＡレ
ジスタ１０２へエントリーアドレスとしてＭＲＡ＝Ｓ番
地を出力する。
るためのタイミングチャートである。ここでは、割り込
みのエントリーアドレスの生成は、命令コードからでは
なく、割り込み回路からの割り込み情報により生成され
る。すなわち、同図ではＯＰ３の命令実行中に割り込み
１が発生している。割り込み１が発生すると、割り込み
要求信号が出力されるためＩＮＴ信号は“１”となる。
ＯＰ３命令の最終番地であるＭＲＡ＝ｍ＋２番地のＥＮ
Ｄ情報が出力されると、前記第１の実施形態と同様にＭ
ＳＴＡＲＴ信号が“１”となる。ここでＭＳＴＡＲＴ信
号が“１”かつＩＮＴ信号が“１”であるため、ハード
ウェハ・エントリーアドレス１０８の出力がゲート１０
１により選択されると、ＭＲＡレジスタ１０２に割り込
み１のエントリーアドレスＫ番地が格納され、ＩＮＴ信
号は“１”から“０”に変化する。そして、ｋ＋１，ｋ
＋２，ｋ＋３，ｋ＋４番地まで割り込みの前処理を行
い、この割り込み処理により割り込み１の第１命令であ
るＯＰ４コードを命令レジスタ１００に格納し、命令レ
ジスタ１００の操作部はゲート１０１を通ってＭＲＡレ
ジスタ１０２へエントリーアドレスとしてＭＲＡ＝Ｓ番
地を出力する。
【００２２】ここで、割り込み１のための割り込み前処
理中に、割り込み１よりも割り込みの優先順位の高いＩ
ＮＴＷＤＴが発生しているため、割り込み要求信号が出
力されると、ＩＮＴ信号は“１”となる。ＯＰ４命令の
最終番地であるＭＲＡ＝ｓ＋２番地のＥＮＤ情報が出力
されると、実施形態１と同様にＭＳＴＡＲＴ信号が
“１”となる。ここで、ＭＳＴＡＲＴ信号が“１”かつ
ＩＮＴ信号が“１”であるため、ハードウェハ・エント
リーアドレス１０８の出力がゲート１０１により選択さ
れると、ＭＲＡレジスタ１０２にＩＮＴＷＤＴのエント
リーアドレス１番地が格納され、ＩＮＴ信号は“１”か
ら“０”に変化する。ｌ＋１，ｌ＋２，ｌ＋３，ｌ＋４
番地まで割り込みの前処理を行う。割り込み処理により
ＩＮＴＷＤＴの第１命令であるＯＰ５コードを命令レジ
スタ１００に格納し、命令レジスタ１００の操作部はゲ
ート１０１を通ってマイクロプログラムアドレスレジス
タ１０２へエントリーアドレスとしてＭＲＡ＝Ｔ番地を
出力する。
理中に、割り込み１よりも割り込みの優先順位の高いＩ
ＮＴＷＤＴが発生しているため、割り込み要求信号が出
力されると、ＩＮＴ信号は“１”となる。ＯＰ４命令の
最終番地であるＭＲＡ＝ｓ＋２番地のＥＮＤ情報が出力
されると、実施形態１と同様にＭＳＴＡＲＴ信号が
“１”となる。ここで、ＭＳＴＡＲＴ信号が“１”かつ
ＩＮＴ信号が“１”であるため、ハードウェハ・エント
リーアドレス１０８の出力がゲート１０１により選択さ
れると、ＭＲＡレジスタ１０２にＩＮＴＷＤＴのエント
リーアドレス１番地が格納され、ＩＮＴ信号は“１”か
ら“０”に変化する。ｌ＋１，ｌ＋２，ｌ＋３，ｌ＋４
番地まで割り込みの前処理を行う。割り込み処理により
ＩＮＴＷＤＴの第１命令であるＯＰ５コードを命令レジ
スタ１００に格納し、命令レジスタ１００の操作部はゲ
ート１０１を通ってマイクロプログラムアドレスレジス
タ１０２へエントリーアドレスとしてＭＲＡ＝Ｔ番地を
出力する。
【００２３】この実施形態においても、マイクロプログ
ラムの処理が終了する毎に出力されるＭＳＴＡＲＴ信号
により第２のタイマ（ＴＭ２）５をクリアし、かつマイ
クロプログラムのループが生じる毎に生成されるＭＬＯ
ＯＰ信号により第２のタイマ（ＴＭ２）５をクリアする
ことにより、割り込み処理のループにおいてもＭＬＯＯ
Ｐ信号によって第２のタイマ（ＴＭ２）５をクリアで
き、早期の異常検出が可能となる。また、この場合に専
用クリア命令を実行する必要がないことは言うまでもな
い。
ラムの処理が終了する毎に出力されるＭＳＴＡＲＴ信号
により第２のタイマ（ＴＭ２）５をクリアし、かつマイ
クロプログラムのループが生じる毎に生成されるＭＬＯ
ＯＰ信号により第２のタイマ（ＴＭ２）５をクリアする
ことにより、割り込み処理のループにおいてもＭＬＯＯ
Ｐ信号によって第２のタイマ（ＴＭ２）５をクリアで
き、早期の異常検出が可能となる。また、この場合に専
用クリア命令を実行する必要がないことは言うまでもな
い。
【００２４】
【発明の効果】以上説明したように本発明は、専用クリ
ア命令によりクリアされ、設定時間の内でクリアされな
いときにオーバフロー信号を出力して異常検出信号を出
力する異常検出用のタイマに加えて、それよりも短い時
間でオーバフロー信号を出力して異常検出信号を出力で
き、かつＣＰＵで発生される信号、すなわちＣＰＵで処
理されるマイクロプログラムの処理が終了する毎に発生
する制御信号と、前記マイクロプログラムの実行中にル
ープが生じる毎に発生する制御信号とで構成されるクリ
ア信号に基づいてクリアされる第２のタイマを備えるこ
とにより、専用クリア命令を増大しなくとも短い期間で
ＣＰＵの異常検出ができ、マイクロプログラムのデッド
ロックを早期に検出できる。これにより、プログラムサ
イズの増大が回避でき、ＣＰＵが余分な専用クリア命令
を実行する必要がなくなり、その負担が軽減でき、しか
も周辺制御に必要な演算時間を十分に確保できることに
より、リアルタイムな周辺制御が可能となる。
ア命令によりクリアされ、設定時間の内でクリアされな
いときにオーバフロー信号を出力して異常検出信号を出
力する異常検出用のタイマに加えて、それよりも短い時
間でオーバフロー信号を出力して異常検出信号を出力で
き、かつＣＰＵで発生される信号、すなわちＣＰＵで処
理されるマイクロプログラムの処理が終了する毎に発生
する制御信号と、前記マイクロプログラムの実行中にル
ープが生じる毎に発生する制御信号とで構成されるクリ
ア信号に基づいてクリアされる第２のタイマを備えるこ
とにより、専用クリア命令を増大しなくとも短い期間で
ＣＰＵの異常検出ができ、マイクロプログラムのデッド
ロックを早期に検出できる。これにより、プログラムサ
イズの増大が回避でき、ＣＰＵが余分な専用クリア命令
を実行する必要がなくなり、その負担が軽減でき、しか
も周辺制御に必要な演算時間を十分に確保できることに
より、リアルタイムな周辺制御が可能となる。
【図１】本発明の異常検出回路の回路図である。
【図２】本発明の第１の実施形態のマイクロプログラム
制御回路のブロック回路図である。
制御回路のブロック回路図である。
【図３】第１の実施形態におけるマイクロプログラムの
一例である。
一例である。
【図４】ＭＳＴＡＲＴ信号のタイミングチャートであ
る。
る。
【図５】ＭＬＯＯＰ信号のタイミングチャートである。
【図６】ＷＤＴ、ＭＳＴＡＴＲとＩＮＴＷＤＴの相関を
示すタイミングチャートである。
示すタイミングチャートである。
【図７】本発明の第２の実施形態におけるマイクロプロ
グラム制御回路のブロック回路図である。
グラム制御回路のブロック回路図である。
【図８】割り込み処理におけるＭＳＴＡＲＴのタイミン
グチャートである。
グチャートである。
【図９】従来の異常検出回路とそのプログラムを示す図
である。
である。
１ ＷＤＴ（ウォッチドックタイマ） ２ ＲＳフリップフロップ ３ インバータ ４ タイマ（ＴＭ１） ５ 第２のタイマ（ＴＭ２） １００ 命令レジスタ １０１ ゲート １０２ マイクロプログラムアドレスレジスタ １０３ マイクロプログラムＲＯＭ １０４ 制御データレジスタ １０５ デコード回路 １０６ 命令カウンタ １０７ メモリ １０８ ハードウェアエントリーアドレス
Claims (2)
- 【請求項１】 中央処理装置で処理されるプログラムの
各モジュール毎に入れられた専用クリア命令によりクリ
アされ、設定時間の内でクリアされないときにオーバフ
ロー信号を出力して異常検出信号を出力する異常検出用
のタイマを備えるマイクロコンピュータにおいて、前記
異常検出用タイマのオーバーフロー時間より短い時間で
オーバフロー信号を出力して異常検出信号を出力でき、
かつ前記中央処理装置で処理されるマイクロプログラム
の処理が終了する毎に発生する制御信号と、前記マイク
ロプログラムの実行中にループが生じる毎に発生する制
御信号とで構成されるクリア信号に基づいてクリアされ
る第２のタイマを備えることを特徴とするマイクロコン
ピュータ。 - 【請求項２】 前記異常検出用タイマはウォッチドック
タイマで構成され、この異常検出用タイマからのオーバ
フロー信号によりセットされて異常検出信号を出力する
ラッチ手段と、前記異常検出用タイマからのオーバフロ
ー信号が入力されてから所定の時間を計時して前記ラッ
チ手段をリセットする設定時間タイマとを備え、前記第
２のタイマのオーバフロー出力が前記ラッチ手段のセッ
ト入力端子と設定時間タイマの入力端子にそれぞれ入力
される請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08283643A JP3090065B2 (ja) | 1996-10-25 | 1996-10-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08283643A JP3090065B2 (ja) | 1996-10-25 | 1996-10-25 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10124349A JPH10124349A (ja) | 1998-05-15 |
| JP3090065B2 true JP3090065B2 (ja) | 2000-09-18 |
Family
ID=17668182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08283643A Expired - Fee Related JP3090065B2 (ja) | 1996-10-25 | 1996-10-25 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090065B2 (ja) |
-
1996
- 1996-10-25 JP JP08283643A patent/JP3090065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10124349A (ja) | 1998-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |