JPH01195546A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPH01195546A JPH01195546A JP63020812A JP2081288A JPH01195546A JP H01195546 A JPH01195546 A JP H01195546A JP 63020812 A JP63020812 A JP 63020812A JP 2081288 A JP2081288 A JP 2081288A JP H01195546 A JPH01195546 A JP H01195546A
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- JP
- Japan
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- level
- output
- signal processing
- terminal
- input
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- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 9
- 230000000630 rising effect Effects 0.000 claims description 7
- 238000003708 edge detection Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
フリップフロップ（以下ＦＦと称す）のクロック端子に
入力するリセット信号がＯレベルになる期間と、該ＦＦ
の信号入力端子に入力するフラグがＯレベルになる期間
を重複させることにより、信号処理回路のテストモード
端子に入力する該ＦＦの出力を１レベルとしてテストモ
ードにし、重複させないことにより該ＦＦの出力をＯレ
ベルにして通常の動作モードにする信号処理装置に関し
、異常により該ＦＦの出力が０レベルから１レベルに変
化すると、直ちにθレベルに復元し、信号処理回路が暴
走状態となることを防止出来る信号処理装置の提供を目
的とし、 異常により該ＦＦの出力が通常動作モードのＯレベルか
らテストモードの１レベルに切り替わった場合、該ＦＦ
の出力の立ち上がりエツジを検出し、該ＦＦのクロック
端子にパルスを入力するエツジ検出回路を設けた構成と
する。
入力するリセット信号がＯレベルになる期間と、該ＦＦ
の信号入力端子に入力するフラグがＯレベルになる期間
を重複させることにより、信号処理回路のテストモード
端子に入力する該ＦＦの出力を１レベルとしてテストモ
ードにし、重複させないことにより該ＦＦの出力をＯレ
ベルにして通常の動作モードにする信号処理装置に関し
、異常により該ＦＦの出力が０レベルから１レベルに変
化すると、直ちにθレベルに復元し、信号処理回路が暴
走状態となることを防止出来る信号処理装置の提供を目
的とし、 異常により該ＦＦの出力が通常動作モードのＯレベルか
らテストモードの１レベルに切り替わった場合、該ＦＦ
の出力の立ち上がりエツジを検出し、該ＦＦのクロック
端子にパルスを入力するエツジ検出回路を設けた構成と
する。
本発明は、ディジタルシグナルプロセッサ（以下ＤＳＰ
と称す）等の、ＦＦのクロック端子及び信号処理回路の
リセット端子に入力するリセット信号が０レベルになる
期間と、該ＦＦの信号入力端子及び該信号処理回路のフ
ラグ端子に入力するフラグがθレベルになる期間を重複
させることにより、信号処理回路のテストモード端子に
入力する該ＦＦの出力を１レベルとしてテストモードに
し、重複させないことにより該ＦＦの出力をθレベルに
して通常の動作モードにする信号処理装置の改良に関す
る。
と称す）等の、ＦＦのクロック端子及び信号処理回路の
リセット端子に入力するリセット信号が０レベルになる
期間と、該ＦＦの信号入力端子及び該信号処理回路のフ
ラグ端子に入力するフラグがθレベルになる期間を重複
させることにより、信号処理回路のテストモード端子に
入力する該ＦＦの出力を１レベルとしてテストモードに
し、重複させないことにより該ＦＦの出力をθレベルに
して通常の動作モードにする信号処理装置の改良に関す
る。
以下従来例を図を用いて説明する。
第４図は従来例のブロック図、第５図は第４図の各部の
波形のタイムチャートで（Ａ）は通常動作モード、（Ｂ
）はテストモードの場合を示し、（リセット）、（フラ
グ）は夫々リセット信号。
波形のタイムチャートで（Ａ）は通常動作モード、（Ｂ
）はテストモードの場合を示し、（リセット）、（フラ
グ）は夫々リセット信号。
フラグを示し、（Ｃ）（Ｃ”）（Ｃ″）は第４図の０点
に対応している。
に対応している。
ＤＳＰ等では、従来信号処理回路２をテストモードとす
る場合は、信号処理回路２のリセット端子、フラグ端子
及び、ＦＦＩのクロック端子、信号入力端子に入力する
リセット信号及びフラグを、第５図（Ｂ）の（リセット
）、（フラグ）に示す如く、リセット信号が０レベルに
なる期間と、フラグが０レベルになる期間を重複させ、
（Ｃ”）に示す如く、ＦＦＩの出力ＮＱ（出力Ｑの反転
）の出力を１レベルとし、信号処理回路２のテストモー
ド端子への入力を１レベルとしてテストモードにしてい
る。
る場合は、信号処理回路２のリセット端子、フラグ端子
及び、ＦＦＩのクロック端子、信号入力端子に入力する
リセット信号及びフラグを、第５図（Ｂ）の（リセット
）、（フラグ）に示す如く、リセット信号が０レベルに
なる期間と、フラグが０レベルになる期間を重複させ、
（Ｃ”）に示す如く、ＦＦＩの出力ＮＱ（出力Ｑの反転
）の出力を１レベルとし、信号処理回路２のテストモー
ド端子への入力を１レベルとしてテストモードにしてい
る。
又通常の動作モードにする場合は、第５図（Ａ）の（リ
セット）、（フラグ）に示す如く、リセット信号がＯレ
ベルになる期間と、フラグがＯレベルになる期間を重複
させなくして、（Ｃ）に示す如（ＦＦＩのＮＱの出力を
θレベルの侭、即ち信号処理回路２のテストモード端子
への入力をθレベルの侭として通常の動作モードとして
いる。
セット）、（フラグ）に示す如く、リセット信号がＯレ
ベルになる期間と、フラグがＯレベルになる期間を重複
させなくして、（Ｃ）に示す如（ＦＦＩのＮＱの出力を
θレベルの侭、即ち信号処理回路２のテストモード端子
への入力をθレベルの侭として通常の動作モードとして
いる。
しかしながら、雑音等による異常により、第５図（Ｃ゛
）に示す如＜、’ＦＦＩのＮＱの出力が０レベル（通常
の動作モード）から１レベル（テストモード）になると
、信号処理回路２は通常の動作モードからテストモード
に変化し暴走状態となる問題点がある。
）に示す如＜、’ＦＦＩのＮＱの出力が０レベル（通常
の動作モード）から１レベル（テストモード）になると
、信号処理回路２は通常の動作モードからテストモード
に変化し暴走状態となる問題点がある。
尚、信号処理装置は通常集積化されており、これは集積
化された内部で発生するので外部からは容易に発見出来
ず、間違った処理が行われることになる。
化された内部で発生するので外部からは容易に発見出来
ず、間違った処理が行われることになる。
本発明は、異常によりＦＦＩのＮＱの出力が０レベルか
ら１レベルに変化すると、直ちに０レベルに復元し、信
号処理回路２が暴走状態となることを防止出来る信号処
理装置の提供を目的としている。
ら１レベルに変化すると、直ちに０レベルに復元し、信
号処理回路２が暴走状態となることを防止出来る信号処
理装置の提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、ＦＦＩのクロック端子及び信号処理
回路２のリセット端子に入力するリセット信号がＯレベ
ルになる期間と、該ＦＦＩの信号入力端子及び該信号処
理回路２のクロック端子に入力するフラグが０レベルに
なる期間を重複させることにより、信号処理回路２のテ
ストモード端子に入力する該ＦＦＩの出力を１レベルと
してテストモードにし、重複させないことにより該ＦＦ
１の出力をＯレベルにして通常の動作モードにする信号
処理装置において、 異常により該ＦＦＩの出力が通常動作モードのＯレベル
からテストモードの１レベルに切り替わった場合、該Ｆ
ＦＩの出力の立ち上がりエツジを検出し、該ＦＦＩのク
ロック端子にパルスを入力するエツジ検出回路３を設け
た構成とする。
回路２のリセット端子に入力するリセット信号がＯレベ
ルになる期間と、該ＦＦＩの信号入力端子及び該信号処
理回路２のクロック端子に入力するフラグが０レベルに
なる期間を重複させることにより、信号処理回路２のテ
ストモード端子に入力する該ＦＦＩの出力を１レベルと
してテストモードにし、重複させないことにより該ＦＦ
１の出力をＯレベルにして通常の動作モードにする信号
処理装置において、 異常により該ＦＦＩの出力が通常動作モードのＯレベル
からテストモードの１レベルに切り替わった場合、該Ｆ
ＦＩの出力の立ち上がりエツジを検出し、該ＦＦＩのク
ロック端子にパルスを入力するエツジ検出回路３を設け
た構成とする。
本発明によれば、異常により、ＦＦＩのＮ Ｑの出力が
Ｏレベルから１レベルに変化すると、エツジ検出回路３
にて、この変化による゛立ち上がりエツジを検出し、直
ちにＦＦＩのクロック端子にパルスを入力し、このパル
スにて信号入力端子に入力しているフラグの１レベルを
たたくようにして、該ＦＦＩのＮＱの出力を１レベルか
らＯレベルとするので、信号処理回路２は直ちに通常動
作モードに復元し、暴走状態になることを防ぐことが出
来る。従って、信号処理装置が集積化されていて外部か
らこの現象を検出出来なくとも問題はなくなる。
Ｏレベルから１レベルに変化すると、エツジ検出回路３
にて、この変化による゛立ち上がりエツジを検出し、直
ちにＦＦＩのクロック端子にパルスを入力し、このパル
スにて信号入力端子に入力しているフラグの１レベルを
たたくようにして、該ＦＦＩのＮＱの出力を１レベルか
らＯレベルとするので、信号処理回路２は直ちに通常動
作モードに復元し、暴走状態になることを防ぐことが出
来る。従って、信号処理装置が集積化されていて外部か
らこの現象を検出出来なくとも問題はなくなる。
第２図は本発明の実施例のブロック図、第３図は第２図
の各部の波形のタイムチャートで（リセット） （フラ
グ） （システムク０７り）はリセット信号、フラグ、
システムクロックを示し、（Ａ）（Ｄ）（Ｂ）（Ｃ）（
Ｅ）（Ｆ）は第２図のａ、ｄ、ｂ、ｃ、ｅ、１点に対応
している。
の各部の波形のタイムチャートで（リセット） （フラ
グ） （システムク０７り）はリセット信号、フラグ、
システムクロックを示し、（Ａ）（Ｄ）（Ｂ）（Ｃ）（
Ｅ）（Ｆ）は第２図のａ、ｄ、ｂ、ｃ、ｅ、１点に対応
している。
第２図の信号処理回路２をテストモード、通常の動作モ
ードにする動作は従来例で説明したと同様である。
ードにする動作は従来例で説明したと同様である。
今、第３図の（リセット）（フラグ）に示す如く、リセ
ット信号の０レベルと、フラグの０レベルの期間を重複
せず、ＦＦＩのＮＱの出力が（Ｃ）に示す如くＯレベル
で、信号処理回路２が通常の動作モードである時、イに
示す如く、異常によりＦＦＩのＮＱの出力が１レベルと
なると、ＦＦ５への入力であるＱの出力は、（Ａ）に示
す如く１レベルよりＯレベルとなり、ＦＦ５の出力Ｑも
（Ｄ）に示す如く１レベルより０レベルとなり、ＦＦ６
及び反転付きアンド回路７に入力する。
ット信号の０レベルと、フラグの０レベルの期間を重複
せず、ＦＦＩのＮＱの出力が（Ｃ）に示す如くＯレベル
で、信号処理回路２が通常の動作モードである時、イに
示す如く、異常によりＦＦＩのＮＱの出力が１レベルと
なると、ＦＦ５への入力であるＱの出力は、（Ａ）に示
す如く１レベルよりＯレベルとなり、ＦＦ５の出力Ｑも
（Ｄ）に示す如く１レベルより０レベルとなり、ＦＦ６
及び反転付きアンド回路７に入力する。
するとＦＦ６の出力ＮＱは（Ｂ）に示す如く、次のシス
テムクロックでたたいた時０レヘルから１レベルになり
、反転付きアンド回路７に入力する。
テムクロックでたたいた時０レヘルから１レベルになり
、反転付きアンド回路７に入力する。
反転付きアンド回路７では、（Ｄ）（Ｂ）に示す信号が
入力することにより出力は（Ｅ）に示す如く、（Ｃ）に
示すＦＦＩの出力ＮＱが１レベルになってから、ｌシス
テムクロックの間１レベルとなりＦＦ８に入力する。
入力することにより出力は（Ｅ）に示す如く、（Ｃ）に
示すＦＦＩの出力ＮＱが１レベルになってから、ｌシス
テムクロックの間１レベルとなりＦＦ８に入力する。
すると、ＦＦ８の出力ＮＱは（Ｆ）に示す如く、（Ｃ）
に示すＦＦＩの出力ＮＱが１レベルに立ち上がってから
、ニジステムクロ７りの間Ｏレベルとなり、これがアン
ド回路４に入力し、出力がＦＦ１のクロックとして人力
し、立ち上がりで、ＦＦ１の信号入力端子に入力してい
るフラグの１レベルをたたくので、出力ＮＱは（（）に
示す如くＯレベルとなり、信号処理回路２のテストモ・
−ド端子に入力している信号をＯレベルとし、通常の動
作モードに復元する。
に示すＦＦＩの出力ＮＱが１レベルに立ち上がってから
、ニジステムクロ７りの間Ｏレベルとなり、これがアン
ド回路４に入力し、出力がＦＦ１のクロックとして人力
し、立ち上がりで、ＦＦ１の信号入力端子に入力してい
るフラグの１レベルをたたくので、出力ＮＱは（（）に
示す如くＯレベルとなり、信号処理回路２のテストモ・
−ド端子に入力している信号をＯレベルとし、通常の動
作モードに復元する。
面この時、（Ａ）（Ｄ）に示す如く、ＦＦＩの出力Ｑ、
ＦＦ５の出力Ｑは０レベルとなり、又（Ｂ）に示す如（
ＦＦ６の出力は次のシステムクロックでＯレベルとなる
。
ＦＦ５の出力Ｑは０レベルとなり、又（Ｂ）に示す如（
ＦＦ６の出力は次のシステムクロックでＯレベルとなる
。
即ち、ＦＦＩの出力ＮＱの立ち上がりを検出し、次のシ
ステムクロックの時、ＦＦＩのクロック端子に立ち上が
り信号（ＦＦ８の出力ＮＱのパルス）を入力し、信号処
理回路２を通常動作モードに復元する。従って、信号処
理装置が集積化されており、外部からこの現象を検出出
来なくとも問題はなくなる。
ステムクロックの時、ＦＦＩのクロック端子に立ち上が
り信号（ＦＦ８の出力ＮＱのパルス）を入力し、信号処
理回路２を通常動作モードに復元する。従って、信号処
理装置が集積化されており、外部からこの現象を検出出
来なくとも問題はなくなる。
（発明の効果〕
以上詳細に説明せる如（本発明によれば、雑音等による
異常によりＦＦＩの出力である、信号処理回路２のテス
トモード端子に入力する信号がＯＬ／ ヘル（Ｊ 常の
動作モード）から１レベル（テストモード）に切り替わ
っても、直ちに元の通常の動作モードに復元し、暴走を
防止出来る効果がある。
異常によりＦＦＩの出力である、信号処理回路２のテス
トモード端子に入力する信号がＯＬ／ ヘル（Ｊ 常の
動作モード）から１レベル（テストモード）に切り替わ
っても、直ちに元の通常の動作モードに復元し、暴走を
防止出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の各部の波形のタイムチャート、第４図は従来例のブロ
ック図、 第５図は第４図の各部の波形のタイムチャートである。 図において、 １．５，６．８はフリップフロップ、 ２は信号処理回路、 ３はエツジ検出回路、 ４．７はアンド回路を示す。
の各部の波形のタイムチャート、第４図は従来例のブロ
ック図、 第５図は第４図の各部の波形のタイムチャートである。 図において、 １．５，６．８はフリップフロップ、 ２は信号処理回路、 ３はエツジ検出回路、 ４．７はアンド回路を示す。
Claims (1)
- フリップフロップ（１）のクロック端子及び信号処理
回路（２）のリセット端子に入力するリセット信号が０
レベルになる期間と、該フリップフロップ（１）の信号
入力端子及び該信号処理回路（２）のフラグ端子に入力
するフラグが０レベルになる期間を重複させることによ
り、信号処理回路（２）のテストモード端子に入力する
該フリップフロップ（１）の出力を１レベルとしてテス
トモードにし、重複させないことにより該フリップフロ
ップ（１）の出力を０レベルにして通常の動作モードに
する信号処理装置において、異常により該フリップフロ
ップ（１）の出力が通常動作モードの０レベルからテス
トモードの１レベルに切り替わった場合、該フリップフ
ロップ（１）の出力の立ち上がりエッジを検出し、該フ
リップフロップ（１）のクロック端子にパルスを入力す
るエッジ検出回路（３）を設けたことを特徴とする信号
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020812A JPH01195546A (ja) | 1988-01-29 | 1988-01-29 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020812A JPH01195546A (ja) | 1988-01-29 | 1988-01-29 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195546A true JPH01195546A (ja) | 1989-08-07 |
Family
ID=12037449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020812A Pending JPH01195546A (ja) | 1988-01-29 | 1988-01-29 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01195546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754836B2 (en) * | 2000-06-07 | 2004-06-22 | Renesas Technology Corp. | Microcomputer capable of switching between low current consumption mode and normal operation mode |
-
1988
- 1988-01-29 JP JP63020812A patent/JPH01195546A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754836B2 (en) * | 2000-06-07 | 2004-06-22 | Renesas Technology Corp. | Microcomputer capable of switching between low current consumption mode and normal operation mode |
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