JPS58196469A - 集積回路のテスト方法 - Google Patents
集積回路のテスト方法Info
- Publication number
- JPS58196469A JPS58196469A JP57079422A JP7942282A JPS58196469A JP S58196469 A JPS58196469 A JP S58196469A JP 57079422 A JP57079422 A JP 57079422A JP 7942282 A JP7942282 A JP 7942282A JP S58196469 A JPS58196469 A JP S58196469A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- level
- terminal
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は集積回路のテスト方法に関するものである。
通常集積回路（以下ＩＣという）の試験を簡単化するた
めには、ＩＣ内にテスト回路が設けられる。例えば１チ
ツプのＣＰＵなどでは、ユーザのソフトゾログラムによ
多動作が異なり、通常動作（ＮＯＲＭＡＬ ）状態での
テストは無理であり、テストをやシやすくするため、テ
スト端子（外部導出端子）を設けたシ、または入力端子
の組み合わせでテスト１モードと寿るように設計されて
いる。しかしながら上記テスト端子を設けることは、ノ
ーマルな使用では無駄であり、１端子損をすることにな
る。また上記いくつかの入力端子の組み合わせでテスト
−モードとなるようになっている場合は、ノーマル状態
を保つためには、テスト・モードになる組み合わせにな
らないように入力データを入れなければならない。つｔ
、ｂいくつかの入力端子による組み合わせでは、テスト
状態にならないように入力端子にデータ入力を入れる必
要がある。よってランダムな入力データには使用できな
い欠点がある。
めには、ＩＣ内にテスト回路が設けられる。例えば１チ
ツプのＣＰＵなどでは、ユーザのソフトゾログラムによ
多動作が異なり、通常動作（ＮＯＲＭＡＬ ）状態での
テストは無理であり、テストをやシやすくするため、テ
スト端子（外部導出端子）を設けたシ、または入力端子
の組み合わせでテスト１モードと寿るように設計されて
いる。しかしながら上記テスト端子を設けることは、ノ
ーマルな使用では無駄であり、１端子損をすることにな
る。また上記いくつかの入力端子の組み合わせでテスト
−モードとなるようになっている場合は、ノーマル状態
を保つためには、テスト・モードになる組み合わせにな
らないように入力データを入れなければならない。つｔ
、ｂいくつかの入力端子による組み合わせでは、テスト
状態にならないように入力端子にデータ入力を入れる必
要がある。よってランダムな入力データには使用できな
い欠点がある。
本発明は上記事情に鑑みてなされたもので、テスト端子
をなくシ、また入力端子の組み合わせを考えずに済むよ
うな集積回路のテスト方法を提供しようとするものであ
る。
をなくシ、また入力端子の組み合わせを考えずに済むよ
うな集積回路のテスト方法を提供しようとするものであ
る。
上記発明の目的を達成するために、ＩＣの発振用外部導
出端子を利用し、これでテストとノーマル（通常動作）
の切シ換えが行々えるようにしたものである。
出端子を利用し、これでテストとノーマル（通常動作）
の切シ換えが行々えるようにしたものである。
以下図面を参照して本発明の詳細な説明する。第１図は
水晶発振素子（ＬＣ）による発振回路を用いた一例、第
２図はＣＲ発振回路を用いた一例を示す。第１図におい
て１はＩＣを示す。
水晶発振素子（ＬＣ）による発振回路を用いた一例、第
２図はＣＲ発振回路を用いた一例を示す。第１図におい
て１はＩＣを示す。
水晶発振回路２は水晶発振素子３、外付はコンデンサ４
，５、発振端子（外部端子） ＸＩＮ ＨＸｏｕＴ、イ
ンバータ６、抵抗７よシなる。インバータ８゜９、イン
バータ１０．１１は波形整形用であり、シフトレジスタ
１２．１３は、例えばテスト回路前段の信号検出回路を
構成する。また第２図において外付は抵抗２１、内蔵コ
ンデンサ２２、インバータ２３〜２５、抵抗２６はＣＲ
発振回路２７を構成する。
，５、発振端子（外部端子） ＸＩＮ ＨＸｏｕＴ、イ
ンバータ６、抵抗７よシなる。インバータ８゜９、イン
バータ１０．１１は波形整形用であり、シフトレジスタ
１２．１３は、例えばテスト回路前段の信号検出回路を
構成する。また第２図において外付は抵抗２１、内蔵コ
ンデンサ２２、インバータ２３〜２５、抵抗２６はＣＲ
発振回路２７を構成する。
第１図、第２図から分かるように、ＩＣ動作としてのク
ロック用発振回路のｘ、Ｎ 、 ＸｏｕＴを使用したテ
スト回路を設ける。通常、ノーマル状態での使用は、第
１図のような水晶発振または第２図のようなＣＲ発振に
よる基準クロックＣＰの供給であり、発振状態ではＸＩ
Ｎ 、 Ｘｏａｔの動作波形は略不変といっていい。
ロック用発振回路のｘ、Ｎ 、 ＸｏｕＴを使用したテ
スト回路を設ける。通常、ノーマル状態での使用は、第
１図のような水晶発振または第２図のようなＣＲ発振に
よる基準クロックＣＰの供給であり、発振状態ではＸＩ
Ｎ 、 Ｘｏａｔの動作波形は略不変といっていい。
第３図は第１図のような水晶発振によるノーマル状態で
のタイミングを示す。この第３図のように通常発振（ノ
ーマル状態）では、内部信号（リセット信号）Ｒが内部
信号（基準クロック信号）ＣＰの１サイクルの間に１回
は必ずＨ＃（高）レベルとなるため、シフトレジスタ１
２゜１３はリセットされ、内部テスト信号は″Ｌ″（低
）レベルのま＼で、テスト−モードにはならない。
のタイミングを示す。この第３図のように通常発振（ノ
ーマル状態）では、内部信号（リセット信号）Ｒが内部
信号（基準クロック信号）ＣＰの１サイクルの間に１回
は必ずＨ＃（高）レベルとなるため、シフトレジスタ１
２゜１３はリセットされ、内部テスト信号は″Ｌ″（低
）レベルのま＼で、テスト−モードにはならない。
第２図におけるＣＲ発振の場合も、上記第１図の場合と
内容は同じで、テスト・モードにはならない。また外部
からの水晶発振回路またはＣＲ発振回路以外のクロック
供給でも、ＸＩＮ側のクロックにより Ｘｏｔ＋Ｔ側も
変化するため、テスト・モーｒとはならず、従ってノー
マル状態が維持されるものである。
内容は同じで、テスト・モードにはならない。また外部
からの水晶発振回路またはＣＲ発振回路以外のクロック
供給でも、ＸＩＮ側のクロックにより Ｘｏｔ＋Ｔ側も
変化するため、テスト・モーｒとはならず、従ってノー
マル状態が維持されるものである。
一方、テストを行なう場合には、第４図のタイミング波
形で示されるように端子Ｘｎ１ｅ”Ｌ”レベルに固定し
てリセット信号Ｒを°Ｉ Ｌ ３ルベルとし、端子Ｘ０
ＵＴから強制的にクロック信号を入れて、シフトレジス
タ１２．１３よシなる信号検出回路により、内部テスト
信号Ｑムを＠Ｈ＃レベルとすれば、テスト・モードにす
ることができるものである。
形で示されるように端子Ｘｎ１ｅ”Ｌ”レベルに固定し
てリセット信号Ｒを°Ｉ Ｌ ３ルベルとし、端子Ｘ０
ＵＴから強制的にクロック信号を入れて、シフトレジス
タ１２．１３よシなる信号検出回路により、内部テスト
信号Ｑムを＠Ｈ＃レベルとすれば、テスト・モードにす
ることができるものである。
従って本実施例によれば、クロック供給用としての端子
Ｘ”Ｎ ＋ Ｘ０ＵＴをテスト用として使用するもので
あるから、テスト専用の外部導出端子を省略でき、また
テスト状態とノーマル状態の切シ換えを簡略的に行なう
ことができる。また通常発振を行なわせるために、水晶
発振素子３等を付けて通常使用状態とする時、端子ＸＩ
Ｎ 。
Ｘ”Ｎ ＋ Ｘ０ＵＴをテスト用として使用するもので
あるから、テスト専用の外部導出端子を省略でき、また
テスト状態とノーマル状態の切シ換えを簡略的に行なう
ことができる。また通常発振を行なわせるために、水晶
発振素子３等を付けて通常使用状態とする時、端子ＸＩ
Ｎ 。
Ｘｏｕｔの発振波形は略不変であシ、リセットが行なわ
れるため、テスト・モードになることはないものである
。
れるため、テスト・モードになることはないものである
。
なお本発明は上記実施例に限られることなく種々の応用
が可能である。例えばシフトレジスタを２段とした場合
を説明したが、更に段数を多くしてもかまわない。また
本発明では、例えば第１図、第２図でリセット信号Ｒが
＠１＃でリセットがかかるような信号を端子ＸＩＮから
入れ、端子Ｘ００丁のみからクロック信号を入れて通常
動作を行なわせる場合も含むものである。
が可能である。例えばシフトレジスタを２段とした場合
を説明したが、更に段数を多くしてもかまわない。また
本発明では、例えば第１図、第２図でリセット信号Ｒが
＠１＃でリセットがかかるような信号を端子ＸＩＮから
入れ、端子Ｘ００丁のみからクロック信号を入れて通常
動作を行なわせる場合も含むものである。
以上説明した如く本発明によれば、テスト専用の外部導
出端子を省略できるため、端子数が低減でき、またテス
ト状態とノーマル状態の切り換えを簡略的に行なえる等
の利点を有した集積回路のテスト方法が提供できるもの
である。
出端子を省略できるため、端子数が低減でき、またテス
ト状態とノーマル状態の切り換えを簡略的に行なえる等
の利点を有した集積回路のテスト方法が提供できるもの
である。
第１図、第２図は本発明の実施例に用いる回路図、第３
図、第４図は同タイミング波形図である。 １・・・集積回路、２・・・水晶発振回路、１２．１３
・・・シフトレジスタ、２７・・・ＣＲ発振回路、Ｘｔ
ｘ＋Ｘ０ＬＴＴ・・・発振端子（外部導出端子）。 出願人代理人 弁理士 鈴 江 武 彦＼−１′−◇冗
硬う ３ ８ α ｌ巴 ｘ × 鬼トｔ＜ 工）に（＆！ラ ３６９−
図、第４図は同タイミング波形図である。 １・・・集積回路、２・・・水晶発振回路、１２．１３
・・・シフトレジスタ、２７・・・ＣＲ発振回路、Ｘｔ
ｘ＋Ｘ０ＬＴＴ・・・発振端子（外部導出端子）。 出願人代理人 弁理士 鈴 江 武 彦＼−１′−◇冗
硬う ３ ８ α ｌ巴 ｘ × 鬼トｔ＜ 工）に（＆！ラ ３６９−
Claims (1)
- 第１の発振用外部導出端子に、集積回路のテスト回路を
テスト・モ′−ドとするための信号を与え、第２の発振
用外部導出端子に基準クロック信号を与えることを特徴
とする集積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079422A JPS58196469A (ja) | 1982-05-12 | 1982-05-12 | 集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079422A JPS58196469A (ja) | 1982-05-12 | 1982-05-12 | 集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196469A true JPS58196469A (ja) | 1983-11-15 |
| JPH0348468B2 JPH0348468B2 (ja) | 1991-07-24 |
Family
ID=13689422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079422A Granted JPS58196469A (ja) | 1982-05-12 | 1982-05-12 | 集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196469A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697140A (en) * | 1985-02-20 | 1987-09-29 | Fujitsu Limited | Semiconductor integrated circuit having a test circuit for testing an internal circuit |
| EP0752657A2 (en) * | 1995-07-03 | 1997-01-08 | Ford Motor Company Limited | Test mode access control circuit |
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
| JP2014074642A (ja) * | 2012-10-04 | 2014-04-24 | Seiko Npc Corp | 発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
-
1982
- 1982-05-12 JP JP57079422A patent/JPS58196469A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697140A (en) * | 1985-02-20 | 1987-09-29 | Fujitsu Limited | Semiconductor integrated circuit having a test circuit for testing an internal circuit |
| EP0752657A2 (en) * | 1995-07-03 | 1997-01-08 | Ford Motor Company Limited | Test mode access control circuit |
| EP0752657A3 (en) * | 1995-07-03 | 1997-07-23 | Ford Motor Co | Access control circuit in test mode |
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
| JP2014074642A (ja) * | 2012-10-04 | 2014-04-24 | Seiko Npc Corp | 発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348468B2 (ja) | 1991-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58196469A (ja) | 集積回路のテスト方法 | |
| JPS634151B2 (ja) | ||
| KR960016809B1 (ko) | 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로 | |
| JPH02180428A (ja) | リセット回路 | |
| US7574639B2 (en) | Method and apparatus for entering special mode in integrated circuit | |
| JPS588778B2 (ja) | 電気パルス抽出回路 | |
| JP2599759B2 (ja) | フリップフロップテスト方式 | |
| JPS619047A (ja) | 位相修正方式 | |
| JPS58161052A (ja) | テスト回路 | |
| JPH09274523A (ja) | リセット装置 | |
| JPS60131480A (ja) | マルチモ−ドテスト回路 | |
| JPH0380317A (ja) | リセットパルス信号出力回路 | |
| JPH0225109A (ja) | Ｌｓｉ | |
| JPH03163632A (ja) | マイクロコンピュータテスト回路 | |
| JPH03198518A (ja) | ラツチ回路 | |
| JPH01195546A (ja) | 信号処理装置 | |
| JPH0522085A (ja) | エツジ・トリガド・フリツプフロツプ | |
| JPH03108199A (ja) | ディレイ回路 | |
| JPH0369224A (ja) | Ｃｐｕ間のデータ通信方式 | |
| JPH06318157A (ja) | 半導体集積回路 | |
| JPH03186938A (ja) | テスト回路 | |
| JPS6079280A (ja) | 電子回路 | |
| JPH03114317A (ja) | 出力バッファ回路 | |
| JPS60249415A (ja) | パルス発生回路 | |
| JPH01185963A (ja) | 半導体集積回路 |