JPS60131480A - マルチモ−ドテスト回路 - Google Patents
マルチモ−ドテスト回路Info
- Publication number
- JPS60131480A JPS60131480A JP58241230A JP24123083A JPS60131480A JP S60131480 A JPS60131480 A JP S60131480A JP 58241230 A JP58241230 A JP 58241230A JP 24123083 A JP24123083 A JP 24123083A JP S60131480 A JPS60131480 A JP S60131480A
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- JP
- Japan
- Prior art keywords
- signal
- gate
- terminal
- test
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ＬＳ’Ｉ（大規模集積回路）などの動作チェ
ックを行なうためのテストモード信号を発生させるマル
チモードテスト回路に関する。
ックを行なうためのテストモード信号を発生させるマル
チモードテスト回路に関する。
背景技術
第１図は従来のマルチモードテスト回路を示す論理回路
図である。第１図（１）に示す論理回路は、２つのテス
ト端子Ｆｌ、Ｆ２により４つのテストモードを設定する
ことができるものである。たとえばテスト端子Ｆ１にハ
イレベルの信号、テスト端子Ｆ２にハイレベルの信号が
それぞれ与えられたとき、ＡＮＤゲ−）ＡＩの出力はテ
ストモード１を発生させる。テスト端子Ｆ１にローレベ
ルの信号、テスト端子Ｆ２にローレベルの信号がそれぞ
れ与えたとき、Ｎ０ＲゲートＡ２の出力はテストモード
２を発生させる。テスト端子Ｆ１にローレベル、テスト
端子Ｆ２にハイレベルの信号がそれぞれ与えられたとき
、ゲートＡ３の出力はテストモード３を発生させる。テ
スト端子Ｆ１にハイレベルの信号、テスト端子Ｆ２に田
−レベルの信号がそれぞれ与えられたとき、ゲ−）Ａ４
の出力はテストモード４を発生させる。このような回路
がテスト端子０本について発生可能なモードは２ｎモー
ドであり、ｎを大きくすること妬制限がある。
図である。第１図（１）に示す論理回路は、２つのテス
ト端子Ｆｌ、Ｆ２により４つのテストモードを設定する
ことができるものである。たとえばテスト端子Ｆ１にハ
イレベルの信号、テスト端子Ｆ２にハイレベルの信号が
それぞれ与えられたとき、ＡＮＤゲ−）ＡＩの出力はテ
ストモード１を発生させる。テスト端子Ｆ１にローレベ
ルの信号、テスト端子Ｆ２にローレベルの信号がそれぞ
れ与えたとき、Ｎ０ＲゲートＡ２の出力はテストモード
２を発生させる。テスト端子Ｆ１にローレベル、テスト
端子Ｆ２にハイレベルの信号がそれぞれ与えられたとき
、ゲートＡ３の出力はテストモード３を発生させる。テ
スト端子Ｆ１にハイレベルの信号、テスト端子Ｆ２に田
−レベルの信号がそれぞれ与えられたとき、ゲ−）Ａ４
の出力はテストモード４を発生させる。このような回路
がテスト端子０本について発生可能なモードは２ｎモー
ドであり、ｎを大きくすること妬制限がある。
第１図（２）に示す論理回路は１個のテスト端子Ｆ３に
対してテストモードをｎ個発生させるものである。モー
ド１〜モードｎの発生はＮＯＴゲートＶｌ”ｖｎを介し
て行なわれるので、ＮｏＴゲ−） Ｖ １〜ＶｎのＭ産
時のばらつきにより特定モードの選定レベルも変動する
。さらに選定レベルの設定範囲にもｆｉｌ・１度がある
。
対してテストモードをｎ個発生させるものである。モー
ド１〜モードｎの発生はＮＯＴゲートＶｌ”ｖｎを介し
て行なわれるので、ＮｏＴゲ−） Ｖ １〜ＶｎのＭ産
時のばらつきにより特定モードの選定レベルも変動する
。さらに選定レベルの設定範囲にもｆｉｌ・１度がある
。
第１１Δ（３）に示す回路は１個のテスト端子Ｆ４に対
してｎ個のモードを発生するものである。テスト用Ｊｊ
ｉｌ ｌｊ７知回路Ｂ１はテストのための信号が入った
かどうかを仔出し、テストの信号が入ればハイレベルの
信号を送出し、ＡＮＤＮＯゲート５のｆｉｔ号を与える
。ＡＮＤゲ−）Ａ５は、一方の入力端子に与えられたハ
イレベルの信号と他方の入力端子に与えられたテスト用
のパルス信号によって、ＡＮＴ）ゲートＡ５の出力端子
からのパルス信号が送出し、受信カウンタＢ２に与えら
れる。受信カウンタＢ２ではそのパルス信号によって、
ｎ個のモード信号をラインＣ１〜ＣｎＰこそれぞれ送出
する。このような回路では、ｎ個のモードを選定する場
合、カウンターかセットアツプするのを待つ時間が必要
であり、モードの変更に時間がかかる。
してｎ個のモードを発生するものである。テスト用Ｊｊ
ｉｌ ｌｊ７知回路Ｂ１はテストのための信号が入った
かどうかを仔出し、テストの信号が入ればハイレベルの
信号を送出し、ＡＮＤＮＯゲート５のｆｉｔ号を与える
。ＡＮＤゲ−）Ａ５は、一方の入力端子に与えられたハ
イレベルの信号と他方の入力端子に与えられたテスト用
のパルス信号によって、ＡＮＴ）ゲートＡ５の出力端子
からのパルス信号が送出し、受信カウンタＢ２に与えら
れる。受信カウンタＢ２ではそのパルス信号によって、
ｎ個のモード信号をラインＣ１〜ＣｎＰこそれぞれ送出
する。このような回路では、ｎ個のモードを選定する場
合、カウンターかセットアツプするのを待つ時間が必要
であり、モードの変更に時間がかかる。
目 的
本発明の目的は、上述の技術的課題を解決し、２本のテ
スト端子により多数のテストモードを発生させることが
できるマルチモードテスト回路を提供することである。
スト端子により多数のテストモードを発生させることが
できるマルチモードテスト回路を提供することである。
実施例
第２図は本発明の一実施例の論理回路図である。
検出回路Ａにおいて年１のテスト端子１には、Ｄ型フリ
ップフロップ３の端子ＤＳＮＯＴゲート２の入力端子、
：Ｎ ０ Ｒゲート５の一方の入力端子およびＡＮＤゲ
ート１２の一方の入力端子に接続される。ライン１１は
、Ｄ型フリップフロップ３の端子Ｃ’におよびＲ８型フ
リップフロップ６の端子ＣＫに接続される。ＮＯＴゲー
ト２の出力端子は、ＮＯＲゲート４の一方の入力端子に
接続される。
ップフロップ３の端子ＤＳＮＯＴゲート２の入力端子、
：Ｎ ０ Ｒゲート５の一方の入力端子およびＡＮＤゲ
ート１２の一方の入力端子に接続される。ライン１１は
、Ｄ型フリップフロップ３の端子Ｃ’におよびＲ８型フ
リップフロップ６の端子ＣＫに接続される。ＮＯＴゲー
ト２の出力端子は、ＮＯＲゲート４の一方の入力端子に
接続される。
ＮＯＲゲート４の他方の入力端子は、Ｄ型フリップフロ
ップ３の端子Ｑに接続される。ＮＯＲゲート４の出力端
子は、Ｒ８型フリップフロップ６の端子Ｓに接続される
。Ｄ型フリッン７０ツブ３の端子Ｑは、ＮＯＲゲート５
の他方の入力端子に接続される。ＮＯＲゲート５の出力
端子は、ＡＮＤゲ−）１０の一方の入力端子に接続され
る。ＡＮＤゲート１０の他方の入力端子は、ＮＯＲゲー
ト９の出力端子に接続される。ＡＮＤゲ−）１０の出力
端子は、Ｒ８型フリップフロップ１１の端子ＳＫ接続さ
れる。
ップ３の端子Ｑに接続される。ＮＯＲゲート４の出力端
子は、Ｒ８型フリップフロップ６の端子Ｓに接続される
。Ｄ型フリッン７０ツブ３の端子Ｑは、ＮＯＲゲート５
の他方の入力端子に接続される。ＮＯＲゲート５の出力
端子は、ＡＮＤゲ−）１０の一方の入力端子に接続され
る。ＡＮＤゲート１０の他方の入力端子は、ＮＯＲゲー
ト９の出力端子に接続される。ＡＮＤゲ−）１０の出力
端子は、Ｒ８型フリップフロップ１１の端子ＳＫ接続さ
れる。
ＲＳ Ｗ；！フリップフロップ６の端子Ｑは、ＡＮＤゲ
ート７の一方の入力端子に接続される。ＡＮＤゲート７
の他方の入力端子はラインＩ！３に接続され、ＡＮＤゲ
ート７の出力端子はＤ型フリップフロップ８の端子りお
よびＮ ＯＲゲート９の一方の入ツバ！ｉ！子に接続さ
れる。Ｄ型フリップフロップ８の端子Ｑは、ＮＯＲゲー
ト９の他方の入力端子に接続される。ライン１４には、
Ｄ型フリップ７０ツブ８の端子ＣＫおよびＲ５型フリッ
プフロップ１１の端子ＣＫが接ＡＩ・にされる。ライン
１５には、Ｄをフリップフロップ８の端子ＲおよびＲ５
型フリップフロップ１１の端子Ｒが接続される。Ｒ８型
フリップ７０ツブ１１の端子Ｑは、ＡＮＤゲート１２の
他方の入力端子に接続される。
ート７の一方の入力端子に接続される。ＡＮＤゲート７
の他方の入力端子はラインＩ！３に接続され、ＡＮＤゲ
ート７の出力端子はＤ型フリップフロップ８の端子りお
よびＮ ＯＲゲート９の一方の入ツバ！ｉ！子に接続さ
れる。Ｄ型フリップフロップ８の端子Ｑは、ＮＯＲゲー
ト９の他方の入力端子に接続される。ライン１４には、
Ｄ型フリップ７０ツブ８の端子ＣＫおよびＲ５型フリッ
プフロップ１１の端子ＣＫが接ＡＩ・にされる。ライン
１５には、Ｄをフリップフロップ８の端子ＲおよびＲ５
型フリップフロップ１１の端子Ｒが接続される。Ｒ８型
フリップ７０ツブ１１の端子Ｑは、ＡＮＤゲート１２の
他方の入力端子に接続される。
シフトレジスタ回路ＢにおいてＡＮＤゲート１２の出力
端子は、Ｄ型フリップフロップ１３の端子りに接わｃさ
れる。第２のテスト端子１７は、Ｄ型フリップ７０ツブ
１３〜１６の各端子ＣＫに接続される。ライン１６は、
Ｄ型フリップフロップ１３〜１６の各端子Ｒに゛接続さ
れる。Ｄ型フリップフロップ１３の端子Ｑは、Ｄ型フリ
ップフロップ１４の端子りおよびラインＱ１に接続され
る。
端子は、Ｄ型フリップフロップ１３の端子りに接わｃさ
れる。第２のテスト端子１７は、Ｄ型フリップ７０ツブ
１３〜１６の各端子ＣＫに接続される。ライン１６は、
Ｄ型フリップフロップ１３〜１６の各端子Ｒに゛接続さ
れる。Ｄ型フリップフロップ１３の端子Ｑは、Ｄ型フリ
ップフロップ１４の端子りおよびラインＱ１に接続され
る。
Ｄ型フリップフロップ１４の端子Ｑは、Ｄ型フリップフ
ロップ１５の端子りおよびラインＱ２に接続される。Ｄ
型フリップフロップ１５の端子Ｑは、Ｄ型フリップフロ
ップ１６の端子りおよびラインＱ３に接続される。Ｄ型
フリップフロップ１６の端子Ｑは、ラインＱ４に接続さ
れる。
ロップ１５の端子りおよびラインＱ２に接続される。Ｄ
型フリップフロップ１５の端子Ｑは、Ｄ型フリップフロ
ップ１６の端子りおよびラインＱ３に接続される。Ｄ型
フリップフロップ１６の端子Ｑは、ラインＱ４に接続さ
れる。
以下、第３図のタイミングチャートを参照して、この回
路の動作を説明する。第２図における検出回路Ａは、特
定周期の□ハイレベル信号を検出するための回路である
。テスト端子１には、第３図（６）に示すように周１ｉ
１”ｌ”のハイレベルの信号が与えられたｍ、ｎビット
シリアル信号が与えられる。ライン／！１には、第３図
（２）に示すような信号φが与エラれる。Ｄ型フリップ
フロップ３、ＮＯＴゲート２、ＮＯＲゲート４およびＮ
Ｏ’Ｒゲート５は前記ハイレベル信号の立ち上がりエ
ツジと立ち下がりエツジとを検出する回路であって、Ｎ
ＯＲゲート４が立ち上がりエツジ出力側、ＮＯＲゲート
５が立ち下がりエツジ出力側である。ＮＯＲゲート４か
らは、第３図（７）に示すような信号を送出し、その信
号を受信してＲ，Ｓ型フリップフロップ６はセットされ
る。これによってＲ８型フリップフロップ６の端子Ｑか
らは第３図（８）に示すようなハイレベルの信号が送出
される。ＡＮＤＮＯゲートは、第３図（８）に示す信号
と第３図（５）に示す信号との論理積をとり、第３図０
１１に示す信号を送出する。ライン１４には、第３図（
２）に示す信号φが与えられる。Ｄ型フリップフロップ
８およびＮＯＲゲート９によって、ＮＯＲゲート９から
は、第３図０１）に示す信号が送出される。ＮＯＲゲー
ト９の出力は、第３図（５）に示す信号８φの立ち下が
りを検出する。
路の動作を説明する。第２図における検出回路Ａは、特
定周期の□ハイレベル信号を検出するための回路である
。テスト端子１には、第３図（６）に示すように周１ｉ
１”ｌ”のハイレベルの信号が与えられたｍ、ｎビット
シリアル信号が与えられる。ライン／！１には、第３図
（２）に示すような信号φが与エラれる。Ｄ型フリップ
フロップ３、ＮＯＴゲート２、ＮＯＲゲート４およびＮ
Ｏ’Ｒゲート５は前記ハイレベル信号の立ち上がりエ
ツジと立ち下がりエツジとを検出する回路であって、Ｎ
ＯＲゲート４が立ち上がりエツジ出力側、ＮＯＲゲート
５が立ち下がりエツジ出力側である。ＮＯＲゲート４か
らは、第３図（７）に示すような信号を送出し、その信
号を受信してＲ，Ｓ型フリップフロップ６はセットされ
る。これによってＲ８型フリップフロップ６の端子Ｑか
らは第３図（８）に示すようなハイレベルの信号が送出
される。ＡＮＤＮＯゲートは、第３図（８）に示す信号
と第３図（５）に示す信号との論理積をとり、第３図０
１１に示す信号を送出する。ライン１４には、第３図（
２）に示す信号φが与えられる。Ｄ型フリップフロップ
８およびＮＯＲゲート９によって、ＮＯＲゲート９から
は、第３図０１）に示す信号が送出される。ＮＯＲゲー
ト９の出力は、第３図（５）に示す信号８φの立ち下が
りを検出する。
ＡＮＤＮＯゲートの出力は、第３図（１功に示すような
信号が送出され、Ｒ８型フリップフロップ１１の端％Ｓ
に与えられる。ＡＮ、Ｄゲート１０は、ＮＯＲゲート５
の出力とＮＯＲゲート９の出力との比較を行なっている
。つまり前記特定ハイレベルの信号の立ち下がりエツジ
と第３図（５）に示す基準信号８φの立ち下がりエツジ
との比較を行なっている。この両信号の立ち下がりエツ
ジが一致したとき、Ｒ８型フリップフロップ１１がセッ
トされる。したがってＲ５型フリップ７０ツブ１１の端
子Ｑからは、第３図（１３に示すようにハイレベルの信
号が送出され、ＡＮＤゲート１２に与えられる。
信号が送出され、Ｒ８型フリップフロップ１１の端％Ｓ
に与えられる。ＡＮ、Ｄゲート１０は、ＮＯＲゲート５
の出力とＮＯＲゲート９の出力との比較を行なっている
。つまり前記特定ハイレベルの信号の立ち下がりエツジ
と第３図（５）に示す基準信号８φの立ち下がりエツジ
との比較を行なっている。この両信号の立ち下がりエツ
ジが一致したとき、Ｒ８型フリップフロップ１１がセッ
トされる。したがってＲ５型フリップ７０ツブ１１の端
子Ｑからは、第３図（１３に示すようにハイレベルの信
号が送出され、ＡＮＤゲート１２に与えられる。
ＡＮＤゲート１２は、第３図（６）に示す信号と第３図
０３に示す信号との論理積をとり、第３図（１４）に示
す信号を送出する。テスト端子１７には第３図００に示
す信号が与えられ、その信号をクロック信号としてＤ型
フリップフロップ１３〜１６がシフト動作していく。こ
の第３図（１５ｉｌに示すクロック信号は第３図（１４
）に示すシリアル信号の周期の半分であ ゛る。Ｄ型フ
リップフロップ１３の出力ラインＱ１には第３図０Ｑに
示す信号が送出し、Ｄ型フ１ノツプフロップ１４の出力
のラインＱ２には第３図０１ｔｃ示す信号が送出される
。またＤ型フ１」ツブフロ゛ンプ１５の出力のラインＱ
３には紹３図θ杓に示す信号が送出され、Ｄ型フリップ
フロップ１６の出力のラインＱ５には第３図（ｌ［相］
に示す信号が送出さね。
０３に示す信号との論理積をとり、第３図（１４）に示
す信号を送出する。テスト端子１７には第３図００に示
す信号が与えられ、その信号をクロック信号としてＤ型
フリップフロップ１３〜１６がシフト動作していく。こ
の第３図（１５ｉｌに示すクロック信号は第３図（１４
）に示すシリアル信号の周期の半分であ ゛る。Ｄ型フ
リップフロップ１３の出力ラインＱ１には第３図０Ｑに
示す信号が送出し、Ｄ型フ１ノツプフロップ１４の出力
のラインＱ２には第３図０１ｔｃ示す信号が送出される
。またＤ型フ１」ツブフロ゛ンプ１５の出力のラインＱ
３には紹３図θ杓に示す信号が送出され、Ｄ型フリップ
フロップ１６の出力のラインＱ５には第３図（ｌ［相］
に示す信号が送出さね。
る。このようにｎビットのシリアル信号をｎビットのシ
フトレジスタにセットするたＷ）Ｋ ＆オクロ′ンク伯
号はｎ ＋ １回入力されて行なう。またラインＱ１〜
・ラインＱ４ の出力信号８１〜Ｓ４をデコード化する
ことによりＳ １＝Ｓ ２＝Ｓ ３＝Ｓ ４−０を除い
て、２’−１＝１５通りのテストモードを得ることがで
きる。第３図（１）に示すリセット信号は第２図のライ
ン１２、ライン１５、ライン１６に与え゛られるもので
、この回路をリセットさせるものである。第３図（３）
に示す信□号２φおよび第３図（４）に示す信号４φは
、ＬＳＩ内で作成され、第３図（２）に示す信号φが第
３図（５）に示す信号８φになるまでの分周動作を示す
ものである。なお第３図（１）に示すリセット信号、第
３図（２）に示す信号φおよび＠ ３ ＦＡ（５）に示
す信号８φは被検査物であるＬＳＩ内蔵の信号を利用し
ている。またテスト端子１および、１″７に与えられる
信号は、外部のテスト用の機器から与えヤｉる。
フトレジスタにセットするたＷ）Ｋ ＆オクロ′ンク伯
号はｎ ＋ １回入力されて行なう。またラインＱ１〜
・ラインＱ４ の出力信号８１〜Ｓ４をデコード化する
ことによりＳ １＝Ｓ ２＝Ｓ ３＝Ｓ ４−０を除い
て、２’−１＝１５通りのテストモードを得ることがで
きる。第３図（１）に示すリセット信号は第２図のライ
ン１２、ライン１５、ライン１６に与え゛られるもので
、この回路をリセットさせるものである。第３図（３）
に示す信□号２φおよび第３図（４）に示す信号４φは
、ＬＳＩ内で作成され、第３図（２）に示す信号φが第
３図（５）に示す信号８φになるまでの分周動作を示す
ものである。なお第３図（１）に示すリセット信号、第
３図（２）に示す信号φおよび＠ ３ ＦＡ（５）に示
す信号８φは被検査物であるＬＳＩ内蔵の信号を利用し
ている。またテスト端子１および、１″７に与えられる
信号は、外部のテスト用の機器から与えヤｉる。
効 果
以上のように本発明によれば２本のテスト端子により多
くのモードを発生することができる。また大規模集積回
路などの財産時のチェックも正確に行なうことができる
。またモード数が多くなっても選定期間は短くテスト時
間への影響も少ない〇
くのモードを発生することができる。また大規模集積回
路などの財産時のチェックも正確に行なうことができる
。またモード数が多くなっても選定期間は短くテスト時
間への影響も少ない〇
第１図は従来のマルチモードテスト回路の論理回路図、
第２図は本発明の一実施例の論理回路図、第３図は第２
図に示す回路の動作を説明するためのタイミングチャー
トである。 １・・・第１のテスト端子、２・・・ＮＯＴゲート、３
゜８．１３，１４，１５．１６・・・Ｄ型フリップ７０
ツブ、４，５，９・・・ＮＯＲゲート、６，１１・・・
Ｒ５型フリップフロップ、７．ｔｏ、ｉｚ・・・ＡＮＤ
ゲート、ｌ！１〜１６・・・ライン、Ｑ１〜Ｑ４・・・
出力のライン、１７・・・第２のテスト端子、Ａ・・・
検出回路、Ｂ・・・シフトレジスタ回路 代理人 弁理士 西教圭一部 手続補正書 １、事件の表示 特願昭５８−２４１２３０ ２、発明の名称 マルチモードテスト回路 ３、補正をする者 事件との関係 出願人 住所 名 称（５０４） シャープ株式会社 代表者 ４、代理入 国際ＦＡＸ Ｇ１Ｔｌ＆ＧＩＩ （０６）５３８−０２
４７自発補正 ６、補正の対象 明細書の発明の詳細な説明の欄および図面？、補正の内
容 （１）明細書第３頁第３行目〜第４行目を下記のとおり
に訂正する。 記 ■Ｉ〜Ｖｎを介して行なわれるので、ＮＯＴゲートのＶ
ｔ、ｂｌ〜Ｖ ｔｈｎの量産時のばらっ終より特定モー
（２）明細書第３頁第８行目〜第９行目において「テス
ト周期検知回路」とあるを［テスト用周期検知回路］に
訂正する。 （３）明細書＄３３頁第９目および第１０行目番おいて
「信号」とあるを「特定周期信号」に訂正する。 （４）図面の第１図の（２）および（３）を別紙のとお
りに訂正する。 以上
第２図は本発明の一実施例の論理回路図、第３図は第２
図に示す回路の動作を説明するためのタイミングチャー
トである。 １・・・第１のテスト端子、２・・・ＮＯＴゲート、３
゜８．１３，１４，１５．１６・・・Ｄ型フリップ７０
ツブ、４，５，９・・・ＮＯＲゲート、６，１１・・・
Ｒ５型フリップフロップ、７．ｔｏ、ｉｚ・・・ＡＮＤ
ゲート、ｌ！１〜１６・・・ライン、Ｑ１〜Ｑ４・・・
出力のライン、１７・・・第２のテスト端子、Ａ・・・
検出回路、Ｂ・・・シフトレジスタ回路 代理人 弁理士 西教圭一部 手続補正書 １、事件の表示 特願昭５８−２４１２３０ ２、発明の名称 マルチモードテスト回路 ３、補正をする者 事件との関係 出願人 住所 名 称（５０４） シャープ株式会社 代表者 ４、代理入 国際ＦＡＸ Ｇ１Ｔｌ＆ＧＩＩ （０６）５３８−０２
４７自発補正 ６、補正の対象 明細書の発明の詳細な説明の欄および図面？、補正の内
容 （１）明細書第３頁第３行目〜第４行目を下記のとおり
に訂正する。 記 ■Ｉ〜Ｖｎを介して行なわれるので、ＮＯＴゲートのＶ
ｔ、ｂｌ〜Ｖ ｔｈｎの量産時のばらっ終より特定モー
（２）明細書第３頁第８行目〜第９行目において「テス
ト周期検知回路」とあるを［テスト用周期検知回路］に
訂正する。 （３）明細書＄３３頁第９目および第１０行目番おいて
「信号」とあるを「特定周期信号」に訂正する。 （４）図面の第１図の（２）および（３）を別紙のとお
りに訂正する。 以上
Claims (1)
- 【特許請求の範囲】 第１のテスト端子に与えられた第１の特定周期のｎビッ
トのシリアル信号を検出する検出回路と、その検出回路
からのｎビットのシリアル信号を受信し、第２のテスト
端子に与えられた第２の特定周期のパルス信号で同期さ
せ、シフト動作を行ない、テスト用各モード信号を作成
するシフトレジスタ回路とを含み、 そのシフトレジスタ回路の出力信号により大規模集積回
路などの動作モードのチェックを行なうことを特徴とす
るマルチモードテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241230A JPS60131480A (ja) | 1983-12-20 | 1983-12-20 | マルチモ−ドテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241230A JPS60131480A (ja) | 1983-12-20 | 1983-12-20 | マルチモ−ドテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60131480A true JPS60131480A (ja) | 1985-07-13 |
Family
ID=17071135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241230A Pending JPS60131480A (ja) | 1983-12-20 | 1983-12-20 | マルチモ−ドテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60131480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
| WO2001040816A1 (en) * | 1999-11-29 | 2001-06-07 | Koninklijke Philips Electronics N.V. | A method and integrated circuit arranged for feeding a test forcing pattern on a single shared pin of the circuit |
-
1983
- 1983-12-20 JP JP58241230A patent/JPS60131480A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
| WO2001040816A1 (en) * | 1999-11-29 | 2001-06-07 | Koninklijke Philips Electronics N.V. | A method and integrated circuit arranged for feeding a test forcing pattern on a single shared pin of the circuit |
| KR100742406B1 (ko) * | 1999-11-29 | 2007-07-24 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 전자 테스트 패턴 입력 방법 및 집적 회로 |
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