JPS6290024A - ノイズ消去回路 - Google Patents
ノイズ消去回路Info
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- JPS6290024A JPS6290024A JP60038420A JP3842085A JPS6290024A JP S6290024 A JPS6290024 A JP S6290024A JP 60038420 A JP60038420 A JP 60038420A JP 3842085 A JP3842085 A JP 3842085A JP S6290024 A JPS6290024 A JP S6290024A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、電子交換礪等のトランク回路等に用いられ
る集積回路のノイズ消去回路に関する。
る集積回路のノイズ消去回路に関する。
「発明の技術的背景］
従来、集積回路（ＬＳＩ）の入力信号に含まれるノイズ
を除去する回路として第７図に示ずようなノイズ除去回
路がある。このノイズ消去回路では、入力信号ａをシフ
トレジスタ２のデータ入力端子Ｄ１に人力すると共に、
この入力信￥５ａをインバータ１を介してシフ１−レジ
スタ３のデータ入力端子Ｄ２に入力する。
を除去する回路として第７図に示ずようなノイズ除去回
路がある。このノイズ消去回路では、入力信号ａをシフ
トレジスタ２のデータ入力端子Ｄ１に人力すると共に、
この入力信￥５ａをインバータ１を介してシフ１−レジ
スタ３のデータ入力端子Ｄ２に入力する。
シフトレジスタ２の出力端子Ｑ、、Ｑ２．Ｑ３はアンド
ゲート４に接続され、このアンドゲート４の出力信号Ｃ
がリセットセットフリップフロップ（以下ＲＳ −Ｆ
Ｆと称り”る）６のセット端子Ｓに入力される。シフト
レジスタ３の出力端子Ｑ４゜Ｑ、Ｑ６はアンドゲート５
に接続され、このアンドゲート５の出力信号ｄがＲ３−
ＦＦ６のリセット端子Ｒに入力される。シフトレジスタ
２，３の夫々のクロック入力端子ｃｋ、ｃｌ＜２にはり
ロック信号すが印加される。そして入力信号ａからノイ
ズが除去された信号ｅがＲ８−ＦＦ６の出力端子Ｑから
得られる。
ゲート４に接続され、このアンドゲート４の出力信号Ｃ
がリセットセットフリップフロップ（以下ＲＳ −Ｆ
Ｆと称り”る）６のセット端子Ｓに入力される。シフト
レジスタ３の出力端子Ｑ４゜Ｑ、Ｑ６はアンドゲート５
に接続され、このアンドゲート５の出力信号ｄがＲ３−
ＦＦ６のリセット端子Ｒに入力される。シフトレジスタ
２，３の夫々のクロック入力端子ｃｋ、ｃｌ＜２にはり
ロック信号すが印加される。そして入力信号ａからノイ
ズが除去された信号ｅがＲ８−ＦＦ６の出力端子Ｑから
得られる。
次にこの回路の動作について説明する。
第８（ａ）〜８（ｅ）図は、データ入力端子Ｄ１に第８
（ａ）図に示すようなノイズＮを含む信号が入力信号と
して入力されたときの各部の信号・のタイムチャートで
あるシフトレジスタ２．３のクロック入力端子ｃｋ
、ｃｋ２には第８（ｂ）図に示すようなりロック信号す
が入力される。シフトレジスタ２のクロック入力端子ｃ
ｋ、にクロック信号すが入力されると、出力端子Ｑ１か
ら第８（Ｃ）図に示すような信号が出力される。そして
出力端子Ｑ からは出力端子Ｑ１の出力信号と同形であ
り位相がクロック信号すの１周期分遅れた信号が出力さ
れる。同様に出力端子Ｑ３の出力信号は出力端子Ｑ２の
出力信号がクロック信号すの１周期分遅れた信号となる
。この出力端子Ｑ１゜Ｑ２．Ｑ３の出力信号がアンドゲ
ート４に入力されるため、アンドゲート４の出力信号Ｃ
は第８（ｆ）図に示づようなものになる。アンドゲート
４の出力信号ＣはＲ３−ＦＦ６のセット端子Ｓに入力さ
れているのでアンドゲート４の出力信号ｃが高レベルと
なる時刻ｔ にＪ５いてＲ８−ＦＦ６の出力信号ｅが
高レベルとなる（第８（Ω）図）。又、入ツノ信号ａが
インバータ１によって反転された信号がシフトレジスタ
３のデータ人ノコ端子Ｄ２に入力されシフトレジスタ３
の出力端子Ｑ４゜Ｑ５．Ｑ６の出力信号は第８（ｈ）〜
８（ｊ）図に示すようなものどなる。この出力端子Ｑ４
゜Ｑ５．Ｑ６の出・力信号がアンドゲート５に入力され
ているのでアンドゲート５の出力信号ｄは第８（ｋ）図
に示すようになる。そしてアンドゲート５の出力信号ｄ
；／Ｊ＜ ＲＳ −Ｆ Ｆ ６のリゼット端子１くに
入力されているので、アンドゲート５の出力が低レベル
から高レベルになる時刻ｔ においてＲ３−ＦＦ６の
出力信号ｅが低レベルとなる。このようにＲ８−ＦＦ６
の出力端子Ｑから雑音の除去された信号が出力される。
（ａ）図に示すようなノイズＮを含む信号が入力信号と
して入力されたときの各部の信号・のタイムチャートで
あるシフトレジスタ２．３のクロック入力端子ｃｋ
、ｃｋ２には第８（ｂ）図に示すようなりロック信号す
が入力される。シフトレジスタ２のクロック入力端子ｃ
ｋ、にクロック信号すが入力されると、出力端子Ｑ１か
ら第８（Ｃ）図に示すような信号が出力される。そして
出力端子Ｑ からは出力端子Ｑ１の出力信号と同形であ
り位相がクロック信号すの１周期分遅れた信号が出力さ
れる。同様に出力端子Ｑ３の出力信号は出力端子Ｑ２の
出力信号がクロック信号すの１周期分遅れた信号となる
。この出力端子Ｑ１゜Ｑ２．Ｑ３の出力信号がアンドゲ
ート４に入力されるため、アンドゲート４の出力信号Ｃ
は第８（ｆ）図に示づようなものになる。アンドゲート
４の出力信号ＣはＲ３−ＦＦ６のセット端子Ｓに入力さ
れているのでアンドゲート４の出力信号ｃが高レベルと
なる時刻ｔ にＪ５いてＲ８−ＦＦ６の出力信号ｅが
高レベルとなる（第８（Ω）図）。又、入ツノ信号ａが
インバータ１によって反転された信号がシフトレジスタ
３のデータ人ノコ端子Ｄ２に入力されシフトレジスタ３
の出力端子Ｑ４゜Ｑ５．Ｑ６の出力信号は第８（ｈ）〜
８（ｊ）図に示すようなものどなる。この出力端子Ｑ４
゜Ｑ５．Ｑ６の出・力信号がアンドゲート５に入力され
ているのでアンドゲート５の出力信号ｄは第８（ｋ）図
に示すようになる。そしてアンドゲート５の出力信号ｄ
；／Ｊ＜ ＲＳ −Ｆ Ｆ ６のリゼット端子１くに
入力されているので、アンドゲート５の出力が低レベル
から高レベルになる時刻ｔ においてＲ３−ＦＦ６の
出力信号ｅが低レベルとなる。このようにＲ８−ＦＦ６
の出力端子Ｑから雑音の除去された信号が出力される。
［背景技術の問題点コ
しかしながら第７図に示した従来のノイズ消去回路では
、ＬＳＩに使用ザる場合素子の種類に限りがあるため素
子数が多くなってしまう問題点がある。ざらにシフトレ
ジスタ２ Ｊ３よび３にＪ５いてデータ入力端子Ｄ
、Ｄ からクロック信号すの変化点で信号を取り込ん
でいるために、例えば第９（ｂ）図に示すように、クロ
ック信号すの立ちあがりで高レベルになるような短いパ
ルス幅の雑音パルスが入力された場合ＲＳ−Ｆ Ｆ ６
の出力信号が第９（ｅ）図に示すように高レベルとなる
のでこの雑音パルスが検出されるという問題点があった
。
、ＬＳＩに使用ザる場合素子の種類に限りがあるため素
子数が多くなってしまう問題点がある。ざらにシフトレ
ジスタ２ Ｊ３よび３にＪ５いてデータ入力端子Ｄ
、Ｄ からクロック信号すの変化点で信号を取り込ん
でいるために、例えば第９（ｂ）図に示すように、クロ
ック信号すの立ちあがりで高レベルになるような短いパ
ルス幅の雑音パルスが入力された場合ＲＳ−Ｆ Ｆ ６
の出力信号が第９（ｅ）図に示すように高レベルとなる
のでこの雑音パルスが検出されるという問題点があった
。
［発明の目的１
そこでこの発明の目的は前記問題点を解決すべく素子数
が少なく、かつ、検出すべき信号の検出粘度の高いノイ
ズ消去回路を提供することにある。
が少なく、かつ、検出すべき信号の検出粘度の高いノイ
ズ消去回路を提供することにある。
し発明の概要］
前記目的を達成する為にこの発明はフリップフロップと
ラッチとを備え、周期Ｔの第１クロック信号を上記フリ
ップフロップのクロック入力端子に、上記第１クロック
信号より位相が１８０度遅れた周期Ｔの第２クロック信
号を上記ラッチの動作制御信号入力端子に検出信号を上
記フリップフロップのクリア端子に入力し、上記フリッ
プフロップの出力端子を上記ラッチのデータ入力端子に
接続し、上記フリップフロップのデータ入力端子を所定
電圧レベルに保持して上記検出信号のパルス幅がＴ／２
以下のときには上記ラッチの出力端子に出力を発生させ
ず上記検出信号のパルス幅が３Ｔ／２以上のときは、上
記ラッチの出力端子に出力を発生させることを特徴とす
る。
ラッチとを備え、周期Ｔの第１クロック信号を上記フリ
ップフロップのクロック入力端子に、上記第１クロック
信号より位相が１８０度遅れた周期Ｔの第２クロック信
号を上記ラッチの動作制御信号入力端子に検出信号を上
記フリップフロップのクリア端子に入力し、上記フリッ
プフロップの出力端子を上記ラッチのデータ入力端子に
接続し、上記フリップフロップのデータ入力端子を所定
電圧レベルに保持して上記検出信号のパルス幅がＴ／２
以下のときには上記ラッチの出力端子に出力を発生させ
ず上記検出信号のパルス幅が３Ｔ／２以上のときは、上
記ラッチの出力端子に出力を発生させることを特徴とす
る。
［発明の実施例］
以下図面に基づいてこの発明の実旅例を詳細に説明する
。
。
第１図はこの発明の１実、施例を示すノイズ消去回路の
回路図である。同図に示すようにＤ型フリップフロップ
７のクリア端子ＣＬには検出信号としての入力信号ａが
入力され、クロック端子ＧＫにはクロック信号ＣＫＩが
入力され、データ入力端子りは電圧高レベルにプルアッ
プされており、Ｄ型フリツブフｆコツプ７の出力端子Ｑ
からの出力信号ｆはＤ型ラッチ８のデータ入力端子りに
入力される。Ｄ型ラッチ８の端子Ｇ（動作制御信号入力
端子）にはクロック信号ＣＫ２が接続され、Ｄ型ラッチ
８の出力端子Ｑより出力信号Ｑが得られる。尚クロック
信号ＣＫＩとクロック信号ＣＫ２とは位相が１８０度異
むつ、夫々の信号の周期は王である。
回路図である。同図に示すようにＤ型フリップフロップ
７のクリア端子ＣＬには検出信号としての入力信号ａが
入力され、クロック端子ＧＫにはクロック信号ＣＫＩが
入力され、データ入力端子りは電圧高レベルにプルアッ
プされており、Ｄ型フリツブフｆコツプ７の出力端子Ｑ
からの出力信号ｆはＤ型ラッチ８のデータ入力端子りに
入力される。Ｄ型ラッチ８の端子Ｇ（動作制御信号入力
端子）にはクロック信号ＣＫ２が接続され、Ｄ型ラッチ
８の出力端子Ｑより出力信号Ｑが得られる。尚クロック
信号ＣＫＩとクロック信号ＣＫ２とは位相が１８０度異
むつ、夫々の信号の周期は王である。
次に動作について説明する。
入力信Ｑ ａのパルス幅を［とし、このパルス幅１−と
周期Ｔとの大きさによって場合分けをして説明を行なう
。先ずＬ＜Ｔ／２の場合について説明する。
周期Ｔとの大きさによって場合分けをして説明を行なう
。先ずＬ＜Ｔ／２の場合について説明する。
第２（ａ〉〜２（ｅ）図は入力信号のパルス幅りがＬ＜
Ｔ／２の場合の各信号のタイムチャートである。同図に
おいて入力信号ａが時刻ｔ１に低レベルから高レベルに
変化したとき（第２（ａ）図）Ｄ型フリップ７ａツブ７
はクリア状態が解除される。クロック信号ＣＫ１が時刻
ｔ２に低レベルから高レベルに変化した時（第２（ｂ）
図）入力信号ａは高レベルであるのでＤ型フリップノロ
ツブ７の出力信Ｍ ｆは低レベルから高レベルに変化す
るく第２（Ｃ）図）、その後入力信号ａが時刻ｔ３に高
レベルから低レベルに変化した時、（第２（ａ）図）Ｄ
型フリップフロップ７の出力信号ｆは、高レベルから低
レベルに変化する。（第２（ｃ）図）。クロック信号Ｃ
Ｋ２（第２（ａ）図）の立らあがりではＤ型フリップフ
ロップ７の出力信号ｆは低レベルであるので、Ｄ型ラッ
チ８の出力信号９は常時低レベルである（第２（ｅ）図
）。
Ｔ／２の場合の各信号のタイムチャートである。同図に
おいて入力信号ａが時刻ｔ１に低レベルから高レベルに
変化したとき（第２（ａ）図）Ｄ型フリップ７ａツブ７
はクリア状態が解除される。クロック信号ＣＫ１が時刻
ｔ２に低レベルから高レベルに変化した時（第２（ｂ）
図）入力信号ａは高レベルであるのでＤ型フリップノロ
ツブ７の出力信Ｍ ｆは低レベルから高レベルに変化す
るく第２（Ｃ）図）、その後入力信号ａが時刻ｔ３に高
レベルから低レベルに変化した時、（第２（ａ）図）Ｄ
型フリップフロップ７の出力信号ｆは、高レベルから低
レベルに変化する。（第２（ｃ）図）。クロック信号Ｃ
Ｋ２（第２（ａ）図）の立らあがりではＤ型フリップフ
ロップ７の出力信号ｆは低レベルであるので、Ｄ型ラッ
チ８の出力信号９は常時低レベルである（第２（ｅ）図
）。
即ち入力信号のパルス幅りがしくＴ／２を満たすときに
はこのノイズ湾Ｉく回路から出力信号は出力されない。
はこのノイズ湾Ｉく回路から出力信号は出力されない。
次にＴ／２＜Ｔ＜３／２ Ｔの場合について説明する
。
。
第３（ａ）図〜３（ｅ）図は入力信号のパルス幅りが王
と略等しいときの各信号のタイムチャートである。同図
において、入力信＠ａが時刻ｔ４に低レベルから高レベ
ルに変化すると（第３（ａ）図）、Ｄ型フリップフロッ
プ７は、クリア状態が除去される。クロック信号ＣＫ１
が時刻ｔ５に低レベルから高レベルに変化した時、（第
３（ｂ）図）、Ｄ型フリップフロップ７の出力信号ｆが
低レベルから高レベルに変化する。（第３（Ｃ）図）。
と略等しいときの各信号のタイムチャートである。同図
において、入力信＠ａが時刻ｔ４に低レベルから高レベ
ルに変化すると（第３（ａ）図）、Ｄ型フリップフロッ
プ７は、クリア状態が除去される。クロック信号ＣＫ１
が時刻ｔ５に低レベルから高レベルに変化した時、（第
３（ｂ）図）、Ｄ型フリップフロップ７の出力信号ｆが
低レベルから高レベルに変化する。（第３（Ｃ）図）。
クロック信号ＧＫ２が時刻ｔ６に低レベルから高レベル
に変化するとく第３（ｄ）図）、Ｄ型ラッチ８の出力信
号ｑが低レベルから高レベルに変化する（第３（ｅ）図
）。入力信号ａが時刻ｔ７に高レベルから低レベルに変
化すると（第３（ａ）図）、Ｄ型フリップフロップ７の
出力信号ｆが高レベルから低レベルに変化しく第３（ｃ
）図）、タロツク信号ＣＫ２が時刻ｔ８に低レベルから
高レベルに変化したときく第３（ｄ）図）、Ｄ型ラッチ
８の出力信号ｑが高レベルから低レベルに変化する。以
上のように入力信号ａが高レベルになり、クロック信号
ＣＫ１が立ち上り、次に入力信号ａが低レベルになるま
でにクロック信号ＣＫ２が立ら上ればＤ型ラッチ８の出
力ｑは高レベルになる。
に変化するとく第３（ｄ）図）、Ｄ型ラッチ８の出力信
号ｑが低レベルから高レベルに変化する（第３（ｅ）図
）。入力信号ａが時刻ｔ７に高レベルから低レベルに変
化すると（第３（ａ）図）、Ｄ型フリップフロップ７の
出力信号ｆが高レベルから低レベルに変化しく第３（ｃ
）図）、タロツク信号ＣＫ２が時刻ｔ８に低レベルから
高レベルに変化したときく第３（ｄ）図）、Ｄ型ラッチ
８の出力信号ｑが高レベルから低レベルに変化する。以
上のように入力信号ａが高レベルになり、クロック信号
ＣＫ１が立ち上り、次に入力信号ａが低レベルになるま
でにクロック信号ＣＫ２が立ら上ればＤ型ラッチ８の出
力ｑは高レベルになる。
第４（ａ）図〜４（ｅ）図は入力信号のパルス幅りがＬ
＝１．３Ｔの場合の各信号のタイムチャートである。同
図において入力信号ａが時刻ｔ９に低レベルから高レベ
ルに変化したとき、（第４（ａ）図）、Ｄ型フリップフ
ロップ７はクリア状態が除去されるが、クロック信号Ｃ
Ｋ１の低レベルから高レベルへの変化点のあとのためＤ
型フリップフロップ７の出力信号ｆは変化せず低レベル
のまま（第１（Ｃ）図）であるので次にタロツク信号Ｃ
Ｋ２が時刻Ｔ１ｏに低レベルから高レベルに変化してし
く第４（ｄ）図）、１）型ラッチ８の出力信号ｑは変化
しない（第４（ｅ）図）。クロック信号ＣＫ１が時刻１
１に低レベルから高レベル変化したとき（第４（ｂ）図
）入力信号ａは高レベルのままなのでＤ型フリップフロ
ップ７の出力信号ｆは低レベルから高レベルに変化する
（第４（Ｃ）図）。入力信号ａが時刻ｔ１２に高レベル
から低レベルに変化したとき、（第４（ａ）図）、Ｄ型
フリップフロップ７の出力信号ｆは、高レベルから低レ
ベルに変化する。（第４（Ｃ）図）。
＝１．３Ｔの場合の各信号のタイムチャートである。同
図において入力信号ａが時刻ｔ９に低レベルから高レベ
ルに変化したとき、（第４（ａ）図）、Ｄ型フリップフ
ロップ７はクリア状態が除去されるが、クロック信号Ｃ
Ｋ１の低レベルから高レベルへの変化点のあとのためＤ
型フリップフロップ７の出力信号ｆは変化せず低レベル
のまま（第１（Ｃ）図）であるので次にタロツク信号Ｃ
Ｋ２が時刻Ｔ１ｏに低レベルから高レベルに変化してし
く第４（ｄ）図）、１）型ラッチ８の出力信号ｑは変化
しない（第４（ｅ）図）。クロック信号ＣＫ１が時刻１
１に低レベルから高レベル変化したとき（第４（ｂ）図
）入力信号ａは高レベルのままなのでＤ型フリップフロ
ップ７の出力信号ｆは低レベルから高レベルに変化する
（第４（Ｃ）図）。入力信号ａが時刻ｔ１２に高レベル
から低レベルに変化したとき、（第４（ａ）図）、Ｄ型
フリップフロップ７の出力信号ｆは、高レベルから低レ
ベルに変化する。（第４（Ｃ）図）。
クロック信号ＣＫ２が時刻ｔ１３に低レベルから高レベ
ルに変化すると（第４（ｄ）図）、Ｄｙ８！フリツプフ
ロツプ７の出力信号ｆは低レベルであるため（第４（Ｃ
）図）、Ｄ型ラッチ８の出力信号ｑは低レベルのまま変
化しない（第４（ｅ）図）。
ルに変化すると（第４（ｄ）図）、Ｄｙ８！フリツプフ
ロツプ７の出力信号ｆは低レベルであるため（第４（Ｃ
）図）、Ｄ型ラッチ８の出力信号ｑは低レベルのまま変
化しない（第４（ｅ）図）。
即ちこの場合り型ラッチ８から出力信号は出力されない
。
。
以上のようにＴ／２＜Ｔ＜３／２ Ｔのときには入力
信号のタイミングの状態により出力信号が出力される場
合と出力されない場合とがある。
信号のタイミングの状態により出力信号が出力される場
合と出力されない場合とがある。
次にＬ＞３／２ Ｔの場合について説明する。
第５（ａ）〜５（ｅ）図は入力信号のパルス幅［。
がＬ＞３／２ Ｔの場合の各信号のタイムチャートで
ある。同図において、入力信号ａが時刻ｔ１４に低レベ
ルから高レベルに変化すると（第５（ａ）図）、Ｄ型フ
リップフロップ７は、クリア状態が解除される。クロッ
ク信Ｆ３ ＣＫ １が時刻ｔ１．に低レベルから高レベ
ルに変化したときく第５（ｂ）図）、Ｄ型フリップフロ
ップ７の出力信号ｆが低レベルから高レベルに変化する
。（第５（Ｃ）図）。クロック信号ＣＫ２が時刻１１６
に低レベルから高レベルに変化すると（第５（ｄ）図）
、Ｄ型ラッチ８の出力信号ｑが低レベルから高レベルに
変化する。（第５（ｅ）図）。入力信号ａが時刻ｔ１□
に高レベルから低レベルに変化するとく第５（ａ）図）
、Ｄ型フリップフロップ７の出力信号ｆが高レベルから
低レベルに変化し、（第５（Ｃ）図）、クロック信号Ｃ
Ｋ２が時刻ｔ１８に低レベルから高レベルに変化した時
、（第５（ｄ）図〉、Ｄ型ラッチ８の出力信号ｑが高レ
ベルから低レベルに変化する。即ら入力信号のパルス幅
Ｌ ｈ＜ Ｌ ＞３／２ 丁を満たすとぎには、出力信
号が出力される。
ある。同図において、入力信号ａが時刻ｔ１４に低レベ
ルから高レベルに変化すると（第５（ａ）図）、Ｄ型フ
リップフロップ７は、クリア状態が解除される。クロッ
ク信Ｆ３ ＣＫ １が時刻ｔ１．に低レベルから高レベ
ルに変化したときく第５（ｂ）図）、Ｄ型フリップフロ
ップ７の出力信号ｆが低レベルから高レベルに変化する
。（第５（Ｃ）図）。クロック信号ＣＫ２が時刻１１６
に低レベルから高レベルに変化すると（第５（ｄ）図）
、Ｄ型ラッチ８の出力信号ｑが低レベルから高レベルに
変化する。（第５（ｅ）図）。入力信号ａが時刻ｔ１□
に高レベルから低レベルに変化するとく第５（ａ）図）
、Ｄ型フリップフロップ７の出力信号ｆが高レベルから
低レベルに変化し、（第５（Ｃ）図）、クロック信号Ｃ
Ｋ２が時刻ｔ１８に低レベルから高レベルに変化した時
、（第５（ｄ）図〉、Ｄ型ラッチ８の出力信号ｑが高レ
ベルから低レベルに変化する。即ら入力信号のパルス幅
Ｌ ｈ＜ Ｌ ＞３／２ 丁を満たすとぎには、出力信
号が出力される。
以上のような動作により第１図に示すノイズ消去回路に
おいて、クロック信号ＣＫ１およびＣＫ２の周期をＴと
し、クロック信号ＣＫＩに対しクロック信号ＧＫ２の遅
れを周期Ｔ／２とした場合、周期Ｔ ／ ２以下のパル
ス幅の入力信号ａはノイズと判定し除去し、周期３Ｔ／
２以上のパルス幅の入力信号ａは、正規信号とみなし、
確実に出力される。
おいて、クロック信号ＣＫ１およびＣＫ２の周期をＴと
し、クロック信号ＣＫＩに対しクロック信号ＧＫ２の遅
れを周期Ｔ／２とした場合、周期Ｔ ／ ２以下のパル
ス幅の入力信号ａはノイズと判定し除去し、周期３Ｔ／
２以上のパルス幅の入力信号ａは、正規信号とみなし、
確実に出力される。
例えば第６（ａ）図〜６（ｅ）図は第６（ａ）図に示す
ような入力信号ａが入力されたときの各部の信号のタイ
ムチャートであり、この場合入力信号の各パルス幅はＴ
／２よりいずれも短いのでノイズ消去回路から出力信号
が出力されることはない。即ち第６（ａ）図に示したよ
うな入力信号ａがノイズ消去回路に入力された場合は、
１つのパルス幅が短いためノイズと判定し除去される。
ような入力信号ａが入力されたときの各部の信号のタイ
ムチャートであり、この場合入力信号の各パルス幅はＴ
／２よりいずれも短いのでノイズ消去回路から出力信号
が出力されることはない。即ち第６（ａ）図に示したよ
うな入力信号ａがノイズ消去回路に入力された場合は、
１つのパルス幅が短いためノイズと判定し除去される。
［発明の効果］
以上詳細に説明したようにこの発明によれば素子数が少
なく、かつ、検出すべき信号の検出精度の高いノイズ消
去回路を提供することができる。
なく、かつ、検出すべき信号の検出精度の高いノイズ消
去回路を提供することができる。
第１図は本発明の１実施例に係るノイズ消去回路の回路
図、第２（ａ）図〜第２（ｅ）図は、第２（ａ）図に示
されるような入力信号が入力された場合の各部の信号の
タイムチャート、第３（ａ）図〜第３（ｅ）図、第４（
ａ）図〜第４（ｅ）図、第５（ａ）図〜第５（ｅ）図、
第６（ａ）図〜第６（ｅ）図は夫々第３（ａ）図、第４
（ａ）図、第５（ａ）図、第６（ａ）図に示されるよう
な入ノｊ信号が入力された場合の各部の信号のタイムチ
ャート、第７図は従来のノイズ消去回路の回路図、第８
（ａ）図〜第８（ｅ）図は第８（ａ〉図に示されるよう
な入力信号が入力された場合の各部の信号のタイムチャ
ート、第９（ａ）図〜第９（ｅ）図は第９（ａ）図に示
されるような入力信号が入力された場合の各部の信号の
タイムチャートである。 ７・・・Ｄ型フリップフロップ、８・・・Ｄ型ラッチ。 第１図 −ＩＬＩ− 一１ト３ 第２（ｅ）図９゜ ｌｌ １ 第４（ｂ）図ＣＫＩ ’ ｉコ１−コーー」
第４（ｅ）図９Ｌ 区 区 区 区 区 一一−グー−Ｉ岡−ＰＳ ＡＯｆｌ
Ｕ １ の＋＋ｌ
＋＋／ Ｎ１１ ＋＋Ｊ
ゝ―′ｔｏｔｏｔｏｔｏ。 ＠ 沫 憾 ＠ 沫 第６（Ｏ）図 ０ 第６（ｂ）図 Ｃに１ 第６（Ｃ）図 ｆ 第６（ｄ）図ＣＫ２ 第６（ｅ）図 。 第７図 第９（ａ）図 ｂ 手続ネ市正初４（方式） ２、発明の名称 ノイズ消去回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 （〒１０４）東京都中央区銀座２丁目１１番２号昭和６
１年７月２日 （発送日 昭和６１年７月２９日） ６、補正の対象 明細用の ° ′ ゛図面の簡単な説
明の欄７、補正の内容 図〜第８（ｅ）図」を「第８（ａ）図〜第８（））図」
に訂正する。
図、第２（ａ）図〜第２（ｅ）図は、第２（ａ）図に示
されるような入力信号が入力された場合の各部の信号の
タイムチャート、第３（ａ）図〜第３（ｅ）図、第４（
ａ）図〜第４（ｅ）図、第５（ａ）図〜第５（ｅ）図、
第６（ａ）図〜第６（ｅ）図は夫々第３（ａ）図、第４
（ａ）図、第５（ａ）図、第６（ａ）図に示されるよう
な入ノｊ信号が入力された場合の各部の信号のタイムチ
ャート、第７図は従来のノイズ消去回路の回路図、第８
（ａ）図〜第８（ｅ）図は第８（ａ〉図に示されるよう
な入力信号が入力された場合の各部の信号のタイムチャ
ート、第９（ａ）図〜第９（ｅ）図は第９（ａ）図に示
されるような入力信号が入力された場合の各部の信号の
タイムチャートである。 ７・・・Ｄ型フリップフロップ、８・・・Ｄ型ラッチ。 第１図 −ＩＬＩ− 一１ト３ 第２（ｅ）図９゜ ｌｌ １ 第４（ｂ）図ＣＫＩ ’ ｉコ１−コーー」
第４（ｅ）図９Ｌ 区 区 区 区 区 一一−グー−Ｉ岡−ＰＳ ＡＯｆｌ
Ｕ １ の＋＋ｌ
＋＋／ Ｎ１１ ＋＋Ｊ
ゝ―′ｔｏｔｏｔｏｔｏ。 ＠ 沫 憾 ＠ 沫 第６（Ｏ）図 ０ 第６（ｂ）図 Ｃに１ 第６（Ｃ）図 ｆ 第６（ｄ）図ＣＫ２ 第６（ｅ）図 。 第７図 第９（ａ）図 ｂ 手続ネ市正初４（方式） ２、発明の名称 ノイズ消去回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 （〒１０４）東京都中央区銀座２丁目１１番２号昭和６
１年７月２日 （発送日 昭和６１年７月２９日） ６、補正の対象 明細用の ° ′ ゛図面の簡単な説
明の欄７、補正の内容 図〜第８（ｅ）図」を「第８（ａ）図〜第８（））図」
に訂正する。
Claims (1)
- フリップフロップとラッチとを備え、周期Ｔの第１クロ
ック信号を上記フリップフロップのクロック入力端子に
、上記第１クロック信号より位相が１８０度遅れた周期
Ｔの第２クロック信号を上記ラッチの動作制御信号入力
端子に、検出信号を上記フリップフロップのクリア端子
に入力し、上記フリップフロップの出力端子を上記ラッ
チのデータ入力端子に接続し、上記フリップフロップの
データ入力端子を所定電圧レベルに保持して上記検出信
号のパルス幅がＴ／２以下のときには上記ラッチの出力
端子に出力を発生させず上記検出信号のパルス幅が３Ｔ
／２以上のときは上記ラッチの出力端子に出力を発生さ
せることを特徴とするノイズ消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038420A JPS6290024A (ja) | 1985-02-27 | 1985-02-27 | ノイズ消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038420A JPS6290024A (ja) | 1985-02-27 | 1985-02-27 | ノイズ消去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290024A true JPS6290024A (ja) | 1987-04-24 |
Family
ID=12524820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60038420A Pending JPS6290024A (ja) | 1985-02-27 | 1985-02-27 | ノイズ消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288809A (ja) * | 2007-05-16 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | ノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置 |
-
1985
- 1985-02-27 JP JP60038420A patent/JPS6290024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288809A (ja) * | 2007-05-16 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | ノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置 |
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