JPS5946001B2 - プロセス制御装置の瞬間停電処理方式 - Google Patents
プロセス制御装置の瞬間停電処理方式Info
- Publication number
- JPS5946001B2 JPS5946001B2 JP17060380A JP17060380A JPS5946001B2 JP S5946001 B2 JPS5946001 B2 JP S5946001B2 JP 17060380 A JP17060380 A JP 17060380A JP 17060380 A JP17060380 A JP 17060380A JP S5946001 B2 JPS5946001 B2 JP S5946001B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- power supply
- control operation
- supply voltage
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/24—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage
- H02H3/247—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage having timing means
Landscapes
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
本発明は、プロセッサを備えるプロセス制御装置の電源
が短時間の停電を圭じたときに有効な、瞬間停電処理方
式に関するものである。
が短時間の停電を圭じたときに有効な、瞬間停電処理方
式に関するものである。
従来は、かゝるプロセス制御装置の電源が瞬間停電を生
じたときには、これを検出してプロセッサの制御動作を
停止させることが一般に行なわれており、この状態を解
除するには人為的に行なうほかなく、制御動作の再開ま
でに時間を要すると共に、操作上の手間を要する等の欠
点を生じていた。
じたときには、これを検出してプロセッサの制御動作を
停止させることが一般に行なわれており、この状態を解
除するには人為的に行なうほかなく、制御動作の再開ま
でに時間を要すると共に、操作上の手間を要する等の欠
点を生じていた。
本発明は、従来のかゝる欠点を根本的に解消す・る目的
を有し、電源電圧の低下状況およびその期間に応じて制
御動作を停止するか、あるいは制御動作を自動的に再開
するほかの判断をプロセツサヘ行なわせることにより、
特に支障のない状況の瞬間停電であれば、プロセッサに
よる制御動作を自動的に再開させるものとした極めて効
果的な、プロセス制御装置の瞬間停電処理方式を提供す
るものである。
を有し、電源電圧の低下状況およびその期間に応じて制
御動作を停止するか、あるいは制御動作を自動的に再開
するほかの判断をプロセツサヘ行なわせることにより、
特に支障のない状況の瞬間停電であれば、プロセッサに
よる制御動作を自動的に再開させるものとした極めて効
果的な、プロセス制御装置の瞬間停電処理方式を提供す
るものである。
以下、実施例を示す図によつて本発明の詳細を説明する
。
。
第１図は、プロセス制御装置の構成を示すブロック図で
あり、制御部ＣＴにはマイクロプロセッサ等のプロセッ
サＣＰＵが備えられていると共に、バスＢＳＩを介して
固定メモリＲＯＭ）可変メモリＲＡＭおよびバスインタ
ーフェイスＩ／Ｆ１が接続されており、固定メモリＲＯ
Ｍへ格納されている命令にしたがつてプロセッサＣＰＵ
が制御動作を実行すると共に、可変メモリＲＡＭに対し
必要とするデータのアクセスを行なうものとなつている
。
あり、制御部ＣＴにはマイクロプロセッサ等のプロセッ
サＣＰＵが備えられていると共に、バスＢＳＩを介して
固定メモリＲＯＭ）可変メモリＲＡＭおよびバスインタ
ーフェイスＩ／Ｆ１が接続されており、固定メモリＲＯ
Ｍへ格納されている命令にしたがつてプロセッサＣＰＵ
が制御動作を実行すると共に、可変メモリＲＡＭに対し
必要とするデータのアクセスを行なうものとなつている
。
一方、入出力部１０は、バスインターフェイスＩ／Ｆ１
と入出力バスＢＳ２を介して接続されるバスインターフ
ェイスＩ／Ｆ２と、入出力回路工／０がバスＢＳ３によ
り接続されており、プロセツサＣＰＵからの制御命令を
入出力回路１／Ｏにより保持し、あるいは、所定の信号
へ変換のうえ送出すると共に、外部からのデータを入出
力回路１／Ｏにより同様に処理のうえプロセツサＣＰＵ
へ与え、外部とデータＤ１〜Ｄｎの授受を行なつている
。
と入出力バスＢＳ２を介して接続されるバスインターフ
ェイスＩ／Ｆ２と、入出力回路工／０がバスＢＳ３によ
り接続されており、プロセツサＣＰＵからの制御命令を
入出力回路１／Ｏにより保持し、あるいは、所定の信号
へ変換のうえ送出すると共に、外部からのデータを入出
力回路１／Ｏにより同様に処理のうえプロセツサＣＰＵ
へ与え、外部とデータＤ１〜Ｄｎの授受を行なつている
。
また、各部ＣＴ，ｌＯには、電源回路ＰＳｌ，ＰＳ２お
よび電源電圧を監視する電圧モニタＶＭｌ，ＶＭ２が設
けてあり、電源回路ＰＳｌ，ＰＳ２により各回路に対し
電源電圧ＶＰの供給を行なう一方、電圧モニタＶＭｌ，
ＶＭ２により電源電圧ＶＰが後述の第１設定値または第
２設定値以下へ低下したか否かを監視し、第１設定値以
下へ低下したときには異常割込信号ＥＩＴを発生すると
共に、第１設定値よりも低い第２設定値以下へ低下すれ
ば異常信号ＥＳｌ，ＥＳ２を発生するものとなつている
。
よび電源電圧を監視する電圧モニタＶＭｌ，ＶＭ２が設
けてあり、電源回路ＰＳｌ，ＰＳ２により各回路に対し
電源電圧ＶＰの供給を行なう一方、電圧モニタＶＭｌ，
ＶＭ２により電源電圧ＶＰが後述の第１設定値または第
２設定値以下へ低下したか否かを監視し、第１設定値以
下へ低下したときには異常割込信号ＥＩＴを発生すると
共に、第１設定値よりも低い第２設定値以下へ低下すれ
ば異常信号ＥＳｌ，ＥＳ２を発生するものとなつている
。
なお、異常保持回路としてのレジスタＲＧが入出力部１
０へ設けてあり、異常信号ＥＳ２によりセツトされ、こ
れが保持状態になるものとなつている。第２図は、レジ
スタＲＧを制御部ＣＴへ設けた場合の例であり、この場
合には、異常信号ＥＳ２がバスＢＳ３乃至バスＢＳｌを
介してレジスタＲＧへ与えられ、これによつてセツトが
行なわれる。
０へ設けてあり、異常信号ＥＳ２によりセツトされ、こ
れが保持状態になるものとなつている。第２図は、レジ
スタＲＧを制御部ＣＴへ設けた場合の例であり、この場
合には、異常信号ＥＳ２がバスＢＳ３乃至バスＢＳｌを
介してレジスタＲＧへ与えられ、これによつてセツトが
行なわれる。
第３図および第４図は、電源電圧ＶＰの瞬間停 ２電に
よる低下と、各信号ＥＩＴ，ＥＳの発生状況およびプロ
セツサＣＰＵの動作状況を示すタイミングチヤートであ
り、電源電圧ＶＰが各回路の動作上や＼不十分ではある
が未だ動作可能な第１設定値Ｖ１以下へ低下すると、異
常割込信号ＥＩＴ３が電圧モニタＶＭｌから発生し、こ
れがプロセツサＣＰＵへ与えられるため、プロセツサＣ
ＰＵの制御動作が“制御”から“休止″″”状態″″と
なり、同時にプロセツサＣＰＵが内部のカウンタによる
クロツクパルスのカウント等により、あらかじめ ３定
められた所定時間Ｔのカウントを開始し、制御動作の６
休止゛期間が所定時間Ｔ以上となれば、これにより制御
動作を停止するが、更に電源電圧ＶＰが各回路の動作を
不能とする第２設定値Ｖ２以下へ低下すれば、異常信号
ＥＳｌ，ＥＳ２の発生 ４によりプロセツサＣＰＵ力堵
１脚動作を８停止″”すると共に、レジスタＲＧがセツ
トされるため、電源電圧ＶＰが所定時間Ｔ未満のうちに
回復しても、このときプロセツサＣＰＵがレジスタＲＧ
の状態をチエツクし、セツト状態となつていれぱ、電源
電圧ＶＰが第２設定値Ｖ２以下へ低下したことを判断し
、以降の制御動作を完全に”停止゛し、手動による再起
動操作までこの状態を維持する。なお、異常信号ＥＳｌ
，ＥＳ２は、電源電圧ＶＰが第２設定値Ｖ２より以上へ
回復しても若干の遅延時間Ｔｄの間は生ずるものとなつ
ており、これによつてレジスタＲＧのセツトを確実なも
のとしている。また、前述の条件以外では、電源電圧Ｖ
Ｐの回復によりプロセツサＣＰＵが制御動作を再開する
ものとなつており、第４図のとおり電源電圧ＶＰが第１
設定値Ｖ１以下かつ第２設定値Ｖ２以止の間へ低下して
も、これによるプロセツサＣＰＵの制御動作゛休止゛期
間が所定時間Ｔ未満であれば、電源電圧ＶＰの回復によ
り、プロセツサＣＰＵが自動的に入出力回路１／０およ
びレジスタＲＧのイニシヤライズを行なつてから、制御
動作を“再開゛する。
よる低下と、各信号ＥＩＴ，ＥＳの発生状況およびプロ
セツサＣＰＵの動作状況を示すタイミングチヤートであ
り、電源電圧ＶＰが各回路の動作上や＼不十分ではある
が未だ動作可能な第１設定値Ｖ１以下へ低下すると、異
常割込信号ＥＩＴ３が電圧モニタＶＭｌから発生し、こ
れがプロセツサＣＰＵへ与えられるため、プロセツサＣ
ＰＵの制御動作が“制御”から“休止″″”状態″″と
なり、同時にプロセツサＣＰＵが内部のカウンタによる
クロツクパルスのカウント等により、あらかじめ ３定
められた所定時間Ｔのカウントを開始し、制御動作の６
休止゛期間が所定時間Ｔ以上となれば、これにより制御
動作を停止するが、更に電源電圧ＶＰが各回路の動作を
不能とする第２設定値Ｖ２以下へ低下すれば、異常信号
ＥＳｌ，ＥＳ２の発生 ４によりプロセツサＣＰＵ力堵
１脚動作を８停止″”すると共に、レジスタＲＧがセツ
トされるため、電源電圧ＶＰが所定時間Ｔ未満のうちに
回復しても、このときプロセツサＣＰＵがレジスタＲＧ
の状態をチエツクし、セツト状態となつていれぱ、電源
電圧ＶＰが第２設定値Ｖ２以下へ低下したことを判断し
、以降の制御動作を完全に”停止゛し、手動による再起
動操作までこの状態を維持する。なお、異常信号ＥＳｌ
，ＥＳ２は、電源電圧ＶＰが第２設定値Ｖ２より以上へ
回復しても若干の遅延時間Ｔｄの間は生ずるものとなつ
ており、これによつてレジスタＲＧのセツトを確実なも
のとしている。また、前述の条件以外では、電源電圧Ｖ
Ｐの回復によりプロセツサＣＰＵが制御動作を再開する
ものとなつており、第４図のとおり電源電圧ＶＰが第１
設定値Ｖ１以下かつ第２設定値Ｖ２以止の間へ低下して
も、これによるプロセツサＣＰＵの制御動作゛休止゛期
間が所定時間Ｔ未満であれば、電源電圧ＶＰの回復によ
り、プロセツサＣＰＵが自動的に入出力回路１／０およ
びレジスタＲＧのイニシヤライズを行なつてから、制御
動作を“再開゛する。
第５図は、プロセツサＣＰＵによる以上の判断動作を示
すフローチヤートであり、まず、レジスタ”ＲＧりセツ
ト１のうえ゛制御動作″″を行なつているっちに、電源
電圧゛ＶＰ低下？゛がＹＥＳとなれば、゛制御休止”状
態となり、所定時間Ｔの径過を監視し、所定時間゛Ｔ径
過？゜゛のＹＥＳにより“制御停止″″状態となる。
すフローチヤートであり、まず、レジスタ”ＲＧりセツ
ト１のうえ゛制御動作″″を行なつているっちに、電源
電圧゛ＶＰ低下？゛がＹＥＳとなれば、゛制御休止”状
態となり、所定時間Ｔの径過を監視し、所定時間゛Ｔ径
過？゜゛のＹＥＳにより“制御停止″″状態となる。
また、所定時間“Ｔ径過？″゛がＮＯのうちに電源電圧
゛ＶＰ回路？”がＹＥＳとなれば、レジスタＲＧセツト
？”のＹＥＳにより゛制御停止”状態となるが、これの
ＮＯによつては１制御再開”を行ない、゛制御続行゛状
態へ移行する。
゛ＶＰ回路？”がＹＥＳとなれば、レジスタＲＧセツト
？”のＹＥＳにより゛制御停止”状態となるが、これの
ＮＯによつては１制御再開”を行ない、゛制御続行゛状
態へ移行する。
なお、第１設定電圧Ｖ１と第２設定電圧Ｖ２との間は、
各回路の動作が未だ可能な範囲であり、これに応じて各
設定電圧Ｖｌ，Ｖ２を定めればよく、各部ＣＴ，ｌＯに
共通の電源回路を用いた場合も同様であり、条件によつ
ては、電源回路の入力側電源電圧を監視するものとして
もよい。
各回路の動作が未だ可能な範囲であり、これに応じて各
設定電圧Ｖｌ，Ｖ２を定めればよく、各部ＣＴ，ｌＯに
共通の電源回路を用いた場合も同様であり、条件によつ
ては、電源回路の入力側電源電圧を監視するものとして
もよい。
また、レジスタＲＧとしては、フリツプフロツプ回路、
メモリ等を用いてもよく、バスインターフエイスＩ／Ｆ
ｌ，Ｉ／Ｆ２を条件に応じて省略できる等、本発明は種
々の変形が自在である。
メモリ等を用いてもよく、バスインターフエイスＩ／Ｆ
ｌ，Ｉ／Ｆ２を条件に応じて省略できる等、本発明は種
々の変形が自在である。
以上の説明により明らかなとおり本発明によれば、瞬間
停電時の電源電圧低下状況およびその期間に応じ、各回
路の動作が完全に不能となつたときにのみ制御動作を停
止し、可能な限り電源電圧の回復により制御動作を自動
的に再開するため、瞬間停電時の人為的な再起動操作が
大幅に省略されると共に、システムとしての高信頼性お
よび高安全性が実現し、各種用途のプロセス制御装置に
おいて顕著な効果が得られる。
停電時の電源電圧低下状況およびその期間に応じ、各回
路の動作が完全に不能となつたときにのみ制御動作を停
止し、可能な限り電源電圧の回復により制御動作を自動
的に再開するため、瞬間停電時の人為的な再起動操作が
大幅に省略されると共に、システムとしての高信頼性お
よび高安全性が実現し、各種用途のプロセス制御装置に
おいて顕著な効果が得られる。
図は本発明の実施例を示し、第１図および第２図は構成
を示すプロツク図、第３図および第４図は動作状況を示
すタイミングチヤート、第５図はプロセツサの処理動作
を示すフローチヤートである。 ＣＴ・・・・・・制御部、ＩＯ・・・・・・入出力部、
ＣＰＵ・・・・・・プロセツサ、Ｉ／０・・・・・・入
出力回路、ＲＧ・・・・・・レジスタ（異常保持回路）
、ＰＳｌ，ＰＳ２・・・・・・電源回路、ＶＭｌ，ＶＭ
２・・・・・・電圧モニタ、ＶＰ・・・・・・電源電圧
、Ｖ１・・・・・・第１設定電圧、２・・・・・・第２
設定電圧、Ｔ・・・・・・所定時間。
を示すプロツク図、第３図および第４図は動作状況を示
すタイミングチヤート、第５図はプロセツサの処理動作
を示すフローチヤートである。 ＣＴ・・・・・・制御部、ＩＯ・・・・・・入出力部、
ＣＰＵ・・・・・・プロセツサ、Ｉ／０・・・・・・入
出力回路、ＲＧ・・・・・・レジスタ（異常保持回路）
、ＰＳｌ，ＰＳ２・・・・・・電源回路、ＶＭｌ，ＶＭ
２・・・・・・電圧モニタ、ＶＰ・・・・・・電源電圧
、Ｖ１・・・・・・第１設定電圧、２・・・・・・第２
設定電圧、Ｔ・・・・・・所定時間。
Claims (1)
- １ プロセッサを備える制御部と該制御部により制御さ
れる入出力部とからなるプロセス制御装置において、電
源電圧が第１設定値以下へ低下したときに前記プロセッ
サの制御動作を休止状態とし、かつ前記電源電圧が前記
第１設定値よりも低い第２設定値以下へ低下したときに
は異常保持回路を保持状態としたうえ、前記プロセッサ
の制御動作休止期間が所定時間未満であつても前記異常
保持回路が保持状態となれば前記プロセッサの制御動作
を停止し、かつ、前記プロセッサの制御動作休止期間が
前記所定時間以上となつたときに前記プロセッサの制御
動作を停止し、これら以外の条件では前記電源電圧の回
復により前記プロセッサの制御動作を再開することを特
徴としたプロセス制御装置の瞬間停電処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17060380A JPS5946001B2 (ja) | 1980-12-02 | 1980-12-02 | プロセス制御装置の瞬間停電処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17060380A JPS5946001B2 (ja) | 1980-12-02 | 1980-12-02 | プロセス制御装置の瞬間停電処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793402A JPS5793402A (en) | 1982-06-10 |
| JPS5946001B2 true JPS5946001B2 (ja) | 1984-11-09 |
Family
ID=15907905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17060380A Expired JPS5946001B2 (ja) | 1980-12-02 | 1980-12-02 | プロセス制御装置の瞬間停電処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946001B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615301A (ja) * | 1984-06-19 | 1986-01-11 | Hitachi Ltd | シーケンス制御装置のバックアップ方法 |
| JP2762550B2 (ja) * | 1989-04-25 | 1998-06-04 | 横河電機株式会社 | 制御システム |
| CN102130434A (zh) * | 2011-02-28 | 2011-07-20 | 深圳市大族激光科技股份有限公司 | 防掉电电路 |
-
1980
- 1980-12-02 JP JP17060380A patent/JPS5946001B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793402A (en) | 1982-06-10 |
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