JP2818519B2 - Ｃｐｕ制御による給電装置 - Google Patents
Ｃｐｕ制御による給電装置Info
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- JP2818519B2 JP2818519B2 JP4095099A JP9509992A JP2818519B2 JP 2818519 B2 JP2818519 B2 JP 2818519B2 JP 4095099 A JP4095099 A JP 4095099A JP 9509992 A JP9509992 A JP 9509992A JP 2818519 B2 JP2818519 B2 JP 2818519B2
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Description
【０００１】
【産業上の利用分野】本発明は、給電の起動や停止をＣ
ＰＵで制御する給電装置に関する。
ＰＵで制御する給電装置に関する。
【０００２】
【従来の技術】従来のこの種のＣＰＵ制御による給電装
置の構成例を図３に示す。ＣＰＵ（プロセッサ）１０
は、スタート用あるいはストップ用のスイッチ５あるい
は６にオン操作に応答して、給電制御信号を出力し給電
の起動あるいは停止を制御する。
置の構成例を図３に示す。ＣＰＵ（プロセッサ）１０
は、スタート用あるいはストップ用のスイッチ５あるい
は６にオン操作に応答して、給電制御信号を出力し給電
の起動あるいは停止を制御する。
【０００３】しかし、このＣＰＵ１０は、ハードウェア
あるいはソフトウェアの不具合要因により、暴走するこ
とが有り得る。このため、ＣＰＵ１０から定期的に（例
えば０．１秒ごとに）ＷＤ（ウオッチドッグ）パルスを
出力し、ＷＤパルス監視回路３にある期間（例えば１秒
間）にわたり全くＷＤパルスの入力が無かった場合に
は、ＣＰＵ１０が暴走したとみなし、自動的にＣＰＵ１
０をリセット（ＲＥＳＥＴ）して、給電制御を初めから
スタートさせる様にしている（図４）。この結果、ＣＰ
Ｕ１０の給電制御用のプログラムは、初期状態から動作
し直すことになる。
あるいはソフトウェアの不具合要因により、暴走するこ
とが有り得る。このため、ＣＰＵ１０から定期的に（例
えば０．１秒ごとに）ＷＤ（ウオッチドッグ）パルスを
出力し、ＷＤパルス監視回路３にある期間（例えば１秒
間）にわたり全くＷＤパルスの入力が無かった場合に
は、ＣＰＵ１０が暴走したとみなし、自動的にＣＰＵ１
０をリセット（ＲＥＳＥＴ）して、給電制御を初めから
スタートさせる様にしている（図４）。この結果、ＣＰ
Ｕ１０の給電制御用のプログラムは、初期状態から動作
し直すことになる。
【０００４】ＬＥＤ７は、ＣＰＵ１０の暴走が発生した
ことを点灯表示するための発光ダイオードであり、ＣＰ
Ｕ１０がリセットされたあと正常な動作を再開すると、
消灯される（消灯を制御する回路は図示省略）。
ことを点灯表示するための発光ダイオードであり、ＣＰ
Ｕ１０がリセットされたあと正常な動作を再開すると、
消灯される（消灯を制御する回路は図示省略）。
【０００５】
【発明が解決しようとする課題】この従来のＣＰＵ制御
による給電装置では、給電起動後にＣＰＵ１０が暴走し
た場合には、ＷＤパルス監視回路３からの制御により自
動的にＣＰＵ１０がリセットされ、ＣＰＵ１０のプログ
ラムは初期状態から再スタートすると共に、出力すべき
給電制御信号を一時格納するためのＲＡＭ（ランダムア
クセスメモリ）も初期化されるので、制御盤４から出力
される給電制御信号も初期状態から再スタートし、給電
出力が一時停止してしまうという欠点がある。
による給電装置では、給電起動後にＣＰＵ１０が暴走し
た場合には、ＷＤパルス監視回路３からの制御により自
動的にＣＰＵ１０がリセットされ、ＣＰＵ１０のプログ
ラムは初期状態から再スタートすると共に、出力すべき
給電制御信号を一時格納するためのＲＡＭ（ランダムア
クセスメモリ）も初期化されるので、制御盤４から出力
される給電制御信号も初期状態から再スタートし、給電
出力が一時停止してしまうという欠点がある。
【０００６】
【課題を解決するための手段】本発明の給電装置は、定
期的に自身内の暴走の有無を示すウオッチドッグパルス
を発するウオッチドッグ手段と、出力する給電制御信号
を一時格納するためのランダムアクセスメモリと、リセ
ットの指示を受けるリセット入力端子と、前記リセット
の指示を受けた時の直前に前記暴走の状態であったか否
かを表わす電圧信号を受けるエラー入力端子とを有し、
前記リセットの指示を受けた時に前記電圧信号が前記暴
走の状態を表わしておれば前記ランダムアクセスメモリ
の内容が破壊されていない限りその内容をリセットせず
に保持するプロセッサ（ＣＰＵ）と、前記ウオッチドッ
グパルスが前記暴走ありを示した時に、前記リセット入
力端子へリセット指示信号を与えると共に前記エラー入
力端子へ前記暴走の状態を表わす前記電圧信号を与える
ウオッチドッグパルス監視回路とを備えている。
期的に自身内の暴走の有無を示すウオッチドッグパルス
を発するウオッチドッグ手段と、出力する給電制御信号
を一時格納するためのランダムアクセスメモリと、リセ
ットの指示を受けるリセット入力端子と、前記リセット
の指示を受けた時の直前に前記暴走の状態であったか否
かを表わす電圧信号を受けるエラー入力端子とを有し、
前記リセットの指示を受けた時に前記電圧信号が前記暴
走の状態を表わしておれば前記ランダムアクセスメモリ
の内容が破壊されていない限りその内容をリセットせず
に保持するプロセッサ（ＣＰＵ）と、前記ウオッチドッ
グパルスが前記暴走ありを示した時に、前記リセット入
力端子へリセット指示信号を与えると共に前記エラー入
力端子へ前記暴走の状態を表わす前記電圧信号を与える
ウオッチドッグパルス監視回路とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例のブロック図で
ある。ＣＰＵ１は、スタート用あるいはストップ用のス
イッチ５あるいは６のオン操作に応答して給電制御信号
を発し、これをラッチ回路２、制御盤４を介して出力す
ることにより、給電出力の起動あるいは停止を制御す
る。ＣＰＵ１は定期的にＷＤパルスを出力し、ＷＤパル
ス監視回路３へある期間にわたり全くＷＤパルスの入力
が無い場合には、ＣＰＵ１が暴走したとみなし、ＬＥＤ
７を点灯すると共に、ＣＰＵ１にリセット（ＲＥＳＥ
Ｔ）信号を出力する。同時に、ＬＥＤ７を点灯させるた
めの電圧信号が、ＣＰＵ１のエラー入力端子Ｅに印加さ
れる。
ある。ＣＰＵ１は、スタート用あるいはストップ用のス
イッチ５あるいは６のオン操作に応答して給電制御信号
を発し、これをラッチ回路２、制御盤４を介して出力す
ることにより、給電出力の起動あるいは停止を制御す
る。ＣＰＵ１は定期的にＷＤパルスを出力し、ＷＤパル
ス監視回路３へある期間にわたり全くＷＤパルスの入力
が無い場合には、ＣＰＵ１が暴走したとみなし、ＬＥＤ
７を点灯すると共に、ＣＰＵ１にリセット（ＲＥＳＥ
Ｔ）信号を出力する。同時に、ＬＥＤ７を点灯させるた
めの電圧信号が、ＣＰＵ１のエラー入力端子Ｅに印加さ
れる。
【０００９】図２は、本実施例のＣＰＵ１の動作プログ
ラムのフローチャートを示す。ＣＰＵ１がリセットスタ
ートした時、その直前にＣＰＵ１暴走していたかどうか
をＣＰＵ１のエラー入力端子Ｅに入力される電圧信号の
有無により判定し、ＣＰＵエラー有りすなわち直前に暴
走していた場合には、出力すべき給電制御信号を一時格
納するためのＲＡＭデータのチェックを行い、その暴走
により破壊されていなければＲＡＭの初期化を行なわな
いで、すなわち給電制御信号をそのまま保持した状態
で、メイン処理（給電制御処理）に移行する。
ラムのフローチャートを示す。ＣＰＵ１がリセットスタ
ートした時、その直前にＣＰＵ１暴走していたかどうか
をＣＰＵ１のエラー入力端子Ｅに入力される電圧信号の
有無により判定し、ＣＰＵエラー有りすなわち直前に暴
走していた場合には、出力すべき給電制御信号を一時格
納するためのＲＡＭデータのチェックを行い、その暴走
により破壊されていなければＲＡＭの初期化を行なわな
いで、すなわち給電制御信号をそのまま保持した状態
で、メイン処理（給電制御処理）に移行する。
【００１０】これにより、給電起動後にＣＰＵ１が暴走
しても、給電を中断させること無くＣＰＵ１を再スター
トさせることができる。
しても、給電を中断させること無くＣＰＵ１を再スター
トさせることができる。
【００１１】
【発明の効果】以上説明したように本発明によれば、ウ
オッチドッグパルス監視回路により、暴走の有無を示す
ウオッチドッグパルスが暴走ありを示した時にＣＰＵの
リセット入力端子とエラー入力端子とにリセット指示信
号と暴走の状態を表す電圧信号とをそれぞれ与え、ＣＰ
Ｕにより、リセット指示信号を受けたときにエラー入力
端子に暴走の状態を表す電圧信号が有るか否かを調べ、
有ったときには給電制御信号を格納するランダムアクセ
スメモリの内容を調べ、この内容が破壊されていないと
きにはこの内容をリセットせずに保持するため、ＣＰＵ
が暴走してリセットされた時でも給電制御信号が保持
し、給電を中断させることなく再スタートできる。
オッチドッグパルス監視回路により、暴走の有無を示す
ウオッチドッグパルスが暴走ありを示した時にＣＰＵの
リセット入力端子とエラー入力端子とにリセット指示信
号と暴走の状態を表す電圧信号とをそれぞれ与え、ＣＰ
Ｕにより、リセット指示信号を受けたときにエラー入力
端子に暴走の状態を表す電圧信号が有るか否かを調べ、
有ったときには給電制御信号を格納するランダムアクセ
スメモリの内容を調べ、この内容が破壊されていないと
きにはこの内容をリセットせずに保持するため、ＣＰＵ
が暴走してリセットされた時でも給電制御信号が保持
し、給電を中断させることなく再スタートできる。
【図１】本発明の実施例ブロック図。
【図２】本発明の実施例のフローチャート。
【図３】従来装置のブロック図。
【図４】従来装置のフローチャート。
１，１０ ＣＰＵ（プロセッサ） ２ ラッチ回路 ３ ＷＤ（ウオッチドッグ）パルス監視回路 ４ 制御盤 ５，６ スイッチ ７ ＬＥＤ（発光ダイオード）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−248245（ＪＰ，Ａ) 特開 平３−29015（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/24 - 1/32 G06F 11/14
Claims (2)
- 【請求項１】 定期的に自身内の暴走の有無を示すウオ
ッチドッグパルスを発するウオッチドッグ手段と、出力
する給電制御信号を一時格納するためのランダムアクセ
スメモリと、リセットの指示を受けるリセット入力端子
と、前記リセットの指示を受けた時の直前に前記暴走の
状態であったか否かを表わす電圧信号を受けるエラー入
力端子とを有し、前記リセットの指示を受けた時に前記
電圧信号が前記暴走の状態を表わしておれば前記ランダ
ムアクセスメモリの内容が破壊されていない限りその内
容をリセットせずに保持するプロセッサ（ＣＰＵ）と、
前記ウオッチドッグパルスが前記暴走ありを示した時
に、前記リセット入力端子へリセット指示信号を与える
と共に前記エラー入力端子へ前記暴走の状態を表わす前
記電圧信号を与えるウオッチドッグパルス監視回路とを
備えていることを特徴とするＣＰＵによる給電装置。 - 【請求項２】 前記暴走状態を表わす前記電圧信号を受
けて点灯表示する点灯手段を有する請求項１記載のＣＰ
Ｕによる給電装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095099A JP2818519B2 (ja) | 1992-04-15 | 1992-04-15 | Ｃｐｕ制御による給電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095099A JP2818519B2 (ja) | 1992-04-15 | 1992-04-15 | Ｃｐｕ制御による給電装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05333967A JPH05333967A (ja) | 1993-12-17 |
| JP2818519B2 true JP2818519B2 (ja) | 1998-10-30 |
Family
ID=14128438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095099A Expired - Lifetime JP2818519B2 (ja) | 1992-04-15 | 1992-04-15 | Ｃｐｕ制御による給電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818519B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248245A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | マイクロプロセッサ暴走時制御回路 |
| JPH0329015A (ja) * | 1989-06-27 | 1991-02-07 | Matsushita Electric Works Ltd | コンピュータ利用機器の瞬時停電処理装置 |
-
1992
- 1992-04-15 JP JP4095099A patent/JP2818519B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05333967A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980714 |