JPH06318159A - 装置内異常検出方式 - Google Patents
装置内異常検出方式Info
- Publication number
- JPH06318159A JPH06318159A JP5107808A JP10780893A JPH06318159A JP H06318159 A JPH06318159 A JP H06318159A JP 5107808 A JP5107808 A JP 5107808A JP 10780893 A JP10780893 A JP 10780893A JP H06318159 A JPH06318159 A JP H06318159A
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- JP
- Japan
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- cpu
- controlled
- control
- wdt
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Selective Calling Equipment (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】
【目的】ＣＰＵとＷＤＴ（ウオッチドックタイマ）を使
用する単体装置を被制御装置とし、これを複数個組み合
わせ制御する制御装置を有する通信制御システムの性能
を低下させていた異常に過度な被制御装置と制御装置間
の異常検出通知アクセスを排除し、保守性を向上させ
る。 【構成】ＣＰＵ１２のＩ／Ｏ出力１２１がＷＤＴ１１の
リセットに、またＷＤＴ１１のタイムアウト出力１１１
がＣＰＵ１２のリセット端子に接続されている。またＷ
ＤＴ１１のタイムアウト出力を計数するカウンタ１６、
カウンタ１６の計数値と初期値とを比較する比較器１
７、異常時に装置外部に異常を表示する表示回路１９、
制御装置２２に異常を通知する通知回路２０とを有し、
比較器１７の比較出力が初期値を超えるとき制御回路１
８がスイッチ１５をオフとしてタイムアウト出力１１１
の送出を断とし、表示と通知送出とが行われる。
用する単体装置を被制御装置とし、これを複数個組み合
わせ制御する制御装置を有する通信制御システムの性能
を低下させていた異常に過度な被制御装置と制御装置間
の異常検出通知アクセスを排除し、保守性を向上させ
る。 【構成】ＣＰＵ１２のＩ／Ｏ出力１２１がＷＤＴ１１の
リセットに、またＷＤＴ１１のタイムアウト出力１１１
がＣＰＵ１２のリセット端子に接続されている。またＷ
ＤＴ１１のタイムアウト出力を計数するカウンタ１６、
カウンタ１６の計数値と初期値とを比較する比較器１
７、異常時に装置外部に異常を表示する表示回路１９、
制御装置２２に異常を通知する通知回路２０とを有し、
比較器１７の比較出力が初期値を超えるとき制御回路１
８がスイッチ１５をオフとしてタイムアウト出力１１１
の送出を断とし、表示と通知送出とが行われる。
Description
【０００１】
【産業上の利用分野】本発明は装置内異常検出方式に関
し、特にＣＰＵ（中央制御装置）とウオッチドックタイ
マ（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅｒ，以下ＷＤＴと略
称する）を使用した単体装置を被制御装置とし、この被
制御装置を複数組み合わせて制御する制御装置を有する
通信制御システムにあって、被制御装置の内部異常を検
出する装置内異常検出方式に関する。
し、特にＣＰＵ（中央制御装置）とウオッチドックタイ
マ（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅｒ，以下ＷＤＴと略
称する）を使用した単体装置を被制御装置とし、この被
制御装置を複数組み合わせて制御する制御装置を有する
通信制御システムにあって、被制御装置の内部異常を検
出する装置内異常検出方式に関する。
【０００２】
【従来の技術】図２は従来の装置内異常検出方式の構成
図である図２の装置内異常検出方式における通信制御シ
ステムは、制御装置７と制御バス６と、制御バス６を介
して制御装置８と接続するｎ個の被制御装置（１）１−
１，（２）１−２，……，（ｎ）１−ｎを有し、これら
被制御装置は制御バス６を介して制御装置７により制御
される。また、各被制御装置は同一構成とし、たとえば
制御装置（１）１−１は、ＷＤＴ２と、ＣＰＵ３と、周
辺回路４と、リセット要因保持回路５とを有し、ＣＰＵ
３のＩ／Ｏ出力がＷＤＴ２のリセットに接続されＷＤＴ
２のタイムアウト出力がＣＰＵ３のリセットに接続され
ている。リセット要因保持回路５は周辺動作を確保す
る。リセットされた要因を記憶し、また周辺回路４は通
信機能を実現する。
図である図２の装置内異常検出方式における通信制御シ
ステムは、制御装置７と制御バス６と、制御バス６を介
して制御装置８と接続するｎ個の被制御装置（１）１−
１，（２）１−２，……，（ｎ）１−ｎを有し、これら
被制御装置は制御バス６を介して制御装置７により制御
される。また、各被制御装置は同一構成とし、たとえば
制御装置（１）１−１は、ＷＤＴ２と、ＣＰＵ３と、周
辺回路４と、リセット要因保持回路５とを有し、ＣＰＵ
３のＩ／Ｏ出力がＷＤＴ２のリセットに接続されＷＤＴ
２のタイムアウト出力がＣＰＵ３のリセットに接続され
ている。リセット要因保持回路５は周辺動作を確保す
る。リセットされた要因を記憶し、また周辺回路４は通
信機能を実現する。
【０００３】被制御装置（１）１−１内部において、電
源変動、電源の瞬断、ＣＰＵ３と関連機器間インターフ
ェース部へのノイズの混入、ソフトウェアのバグ、周辺
回路４の故障などの各種要因によりＣＰＵ３が暴走した
場合には、ＷＤＴ２のタイムアウト出力２１によりＣＰ
Ｕ３ヘリセットをかけＣＰＵ３を再起動させるとともに
リセット要因保持回路５にリセット要因を送出してい
た。ＣＰＵ３はリセット要因保持回路５の内容を読み込
み、リセット内容をバス６を介して制御装置７に立上げ
通知として通知し、これを受けた制御装置７は対応する
所定の処理、例えば、被制御装置（１）１−１のリセッ
トがかかる前の状態を再現させるパラメータの再設定を
制御バスを介して行う動作など行っていた。
源変動、電源の瞬断、ＣＰＵ３と関連機器間インターフ
ェース部へのノイズの混入、ソフトウェアのバグ、周辺
回路４の故障などの各種要因によりＣＰＵ３が暴走した
場合には、ＷＤＴ２のタイムアウト出力２１によりＣＰ
Ｕ３ヘリセットをかけＣＰＵ３を再起動させるとともに
リセット要因保持回路５にリセット要因を送出してい
た。ＣＰＵ３はリセット要因保持回路５の内容を読み込
み、リセット内容をバス６を介して制御装置７に立上げ
通知として通知し、これを受けた制御装置７は対応する
所定の処理、例えば、被制御装置（１）１−１のリセッ
トがかかる前の状態を再現させるパラメータの再設定を
制御バスを介して行う動作など行っていた。
【０００４】
【発明が解決しようとする課題】上述した従来の装置内
異常検出方式では、定在的なソフトウェアのバグ、周辺
回路の破損によりＣＰＵが暴走した場合には再び同じ箇
所でＣＰＵが暴走していた。
異常検出方式では、定在的なソフトウェアのバグ、周辺
回路の破損によりＣＰＵが暴走した場合には再び同じ箇
所でＣＰＵが暴走していた。
【０００５】このような被制御装置の再起動が複数回起
こるような以上状態では、制御装置と当該被制御装置間
のアクセス、すなわち制御装置への立上げ通知と被制御
装置への再設定が異常増加し、他の正常な被制御装置と
制御装置の間のアクセスのレスポンスが悪化し、通信制
御システム全体の性能を低下させるという問題点があっ
た。
こるような以上状態では、制御装置と当該被制御装置間
のアクセス、すなわち制御装置への立上げ通知と被制御
装置への再設定が異常増加し、他の正常な被制御装置と
制御装置の間のアクセスのレスポンスが悪化し、通信制
御システム全体の性能を低下させるという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の方式は、ＣＰＵ
とウオッチドックタイマとを使用した単体装置を被制御
装置とし、前記被制御装置を複数組み合わせて制御バス
を介して制御する制御装置を有する通信制御システムの
前記被制御装置の内部異常を検出する装置内異常検出方
式において、前記被制御装置内の前記ＣＰＵの動作異常
時に前記ウオッチドックタイマによる前記ＣＰＵへのリ
セット回数を計数し、その計数値があらかじめ設定する
所定値を超える場合は前記被制御装置の内部異乗と判断
して前記ウオッチドックタイマによる前記ＣＰＵへのリ
セット出力を遮断したのち異常状態を被制御装置の外部
に表示しかつ前記制御装置に通知する構成を有する。
とウオッチドックタイマとを使用した単体装置を被制御
装置とし、前記被制御装置を複数組み合わせて制御バス
を介して制御する制御装置を有する通信制御システムの
前記被制御装置の内部異常を検出する装置内異常検出方
式において、前記被制御装置内の前記ＣＰＵの動作異常
時に前記ウオッチドックタイマによる前記ＣＰＵへのリ
セット回数を計数し、その計数値があらかじめ設定する
所定値を超える場合は前記被制御装置の内部異乗と判断
して前記ウオッチドックタイマによる前記ＣＰＵへのリ
セット出力を遮断したのち異常状態を被制御装置の外部
に表示しかつ前記制御装置に通知する構成を有する。
【０００７】また本発明の方式は、前記あらかじめ設定
する所定値は前記制御バスを介さず前記制御装置から直
接前記被制御装置のそれぞれに初期値として設定され、
かつ前記異常状態も前記制御バスを介さず直接前記被制
御装置のそれぞれから前記制御装置に通知するものとし
た構成を有する。
する所定値は前記制御バスを介さず前記制御装置から直
接前記被制御装置のそれぞれに初期値として設定され、
かつ前記異常状態も前記制御バスを介さず直接前記被制
御装置のそれぞれから前記制御装置に通知するものとし
た構成を有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の装置内異常検出方式の構
成図である。図１の装置内異常検出方式は、Ｎ台の被制
御装置（１Ａ）１０−１，（１Ｂ）１０−２，……，
（１Ｎ）１０−Ｎと、これら被制御装置を制御バス２１
を介して制御する制御装置２２とを備える。
る。図１は本発明の一実施例の装置内異常検出方式の構
成図である。図１の装置内異常検出方式は、Ｎ台の被制
御装置（１Ａ）１０−１，（１Ｂ）１０−２，……，
（１Ｎ）１０−Ｎと、これら被制御装置を制御バス２１
を介して制御する制御装置２２とを備える。
【０００９】各被制御装置は同一構成内容を有し、たと
えば被制御装置（１Ａ）１０−１は、ＷＤＴ１１と、Ｃ
ＰＵ１２と、周辺回路１３と、リセット要因保持回路１
４の従来と同様な運用目的の構成要素のほか、本発明に
直接かかわりＷＤＴ１１の出力送出を異常時に遮断する
スイッチ１５と、ＷＤＴ１１のタイムアウト出力回数を
カウントするカウンタ１６と、カウンタ１６の計数値と
被制御装置（１Ａ）１０−１の電源立上げ時に制御装置
２２からあらかじめ設定された初期値とを比較する比較
器１７と、比較器１７の比較結果にもとづいて装置内異
常の表示と通知とを制御する制御回路１８と、装置外部
に異常を表示する表示回路１９と、制御装置２２に異常
を通知回路２０とを備える。
えば被制御装置（１Ａ）１０−１は、ＷＤＴ１１と、Ｃ
ＰＵ１２と、周辺回路１３と、リセット要因保持回路１
４の従来と同様な運用目的の構成要素のほか、本発明に
直接かかわりＷＤＴ１１の出力送出を異常時に遮断する
スイッチ１５と、ＷＤＴ１１のタイムアウト出力回数を
カウントするカウンタ１６と、カウンタ１６の計数値と
被制御装置（１Ａ）１０−１の電源立上げ時に制御装置
２２からあらかじめ設定された初期値とを比較する比較
器１７と、比較器１７の比較結果にもとづいて装置内異
常の表示と通知とを制御する制御回路１８と、装置外部
に異常を表示する表示回路１９と、制御装置２２に異常
を通知回路２０とを備える。
【００１０】いま、かりにＣＰＵ１２が暴走した装置内
異常が発生したとする。この場合、ＷＤＴ１１の出力す
るタイムアウト出力１１１はスイッチ１５を介してＣＰ
Ｕ１２のリセット端子に入力されＣＰＵ１２を再起動さ
せる。タイムアウト出力１１１はまたカウンタ１６およ
びリセット要因保持回路１４にそれぞれ供給される。
異常が発生したとする。この場合、ＷＤＴ１１の出力す
るタイムアウト出力１１１はスイッチ１５を介してＣＰ
Ｕ１２のリセット端子に入力されＣＰＵ１２を再起動さ
せる。タイムアウト出力１１１はまたカウンタ１６およ
びリセット要因保持回路１４にそれぞれ供給される。
【００１１】カウンタ１６はタイムアウト出力１１の入
力回数を計数し、計数出力１６１を比較器１７に供給す
る。比較器１７は初期値を入力した計数出力１６１とを
比較し両者が一致した場合は一致信号１７１を制御回路
１８に出力する。比較器１８の初期値は、被制御装置
（１Ａ）１０−１の電源立上（投入）時に被制御装置
（１Ａ）１０−１の運用上の重要度などを勘案して制御
装置２２から制御バス２１を介さず直接設定される。
力回数を計数し、計数出力１６１を比較器１７に供給す
る。比較器１７は初期値を入力した計数出力１６１とを
比較し両者が一致した場合は一致信号１７１を制御回路
１８に出力する。比較器１８の初期値は、被制御装置
（１Ａ）１０−１の電源立上（投入）時に被制御装置
（１Ａ）１０−１の運用上の重要度などを勘案して制御
装置２２から制御バス２１を介さず直接設定される。
【００１２】制御回路１８は、比較器１７から一致信号
１７１を受けると装置内異常が発生したと判断し、オン
／オフ信号１８１を送出してスイッチ１５をオフとして
ＷＤＴ１１からのタイムアウト出力１１１の送出をオフ
とするとともに、表示情報１８２を表示回路１３に供給
して装置内異常を装置外部に表示し、さらに通知情報１
８３を通知回路２０に送出する。これを受けた通知回路
２０は、制御バス２１を介さずに通知情報２０１を制御
装置２２に供給し、かくして初期値を超えるタイムアウ
ト出力１１１のＣＰＵに対する供給を抑止して不要なア
クセスを排除することができる。
１７１を受けると装置内異常が発生したと判断し、オン
／オフ信号１８１を送出してスイッチ１５をオフとして
ＷＤＴ１１からのタイムアウト出力１１１の送出をオフ
とするとともに、表示情報１８２を表示回路１３に供給
して装置内異常を装置外部に表示し、さらに通知情報１
８３を通知回路２０に送出する。これを受けた通知回路
２０は、制御バス２１を介さずに通知情報２０１を制御
装置２２に供給し、かくして初期値を超えるタイムアウ
ト出力１１１のＣＰＵに対する供給を抑止して不要なア
クセスを排除することができる。
【００１３】
【発明の効果】以上説明したように本発明は、制御バス
を介して制御装置の制御の下におかれる複数の被制御装
置のそれぞれに、あらかじめ決定し初期値を超える回数
のウオッチドックタイマ出力がＣＰＵのリセット端子に
供給されないようにすることにより、通信システム全体
の性能を低下させる異常被制御装置と制御装置間との不
必要なアクセスを排除することができるという効果があ
る。また、制御装置および被制御装置の双方から被制御
装置の異常を確認でき、保守性を著しく向上させること
ができるという効果がある。
を介して制御装置の制御の下におかれる複数の被制御装
置のそれぞれに、あらかじめ決定し初期値を超える回数
のウオッチドックタイマ出力がＣＰＵのリセット端子に
供給されないようにすることにより、通信システム全体
の性能を低下させる異常被制御装置と制御装置間との不
必要なアクセスを排除することができるという効果があ
る。また、制御装置および被制御装置の双方から被制御
装置の異常を確認でき、保守性を著しく向上させること
ができるという効果がある。
【図１】本発明の一実施例の装置内異常検出方式の構成
図である。
図である。
【図２】従来の装置内異常検出方式の構成図である。
１０−１〜１０−Ｎ 被制御装置（１Ａ）〜（１Ｎ） １１ ＷＤＴ １２ ＣＰＵ １３ 周辺回路 １４ リセット要因保持回路 １５ スイッチ １６ カウンタ １７ 比較器 １８ 制御回路 １９ 表示回路 ２０ 通知回路 ２１ 制御バス ２２ 制御装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 9/00 ３１１ Ｌ 7170−5Ｋ
Claims (2)
- 【請求項１】 ＣＰＵとウオッチドックタイマとを使用
した単体装置を被制御装置とし、前記被制御装置を複数
組み合わせて制御バスを介して制御する制御装置を有す
る通信制御システムの前記被制御装置の内部異常を検出
する装置内異常検出方式において、前記被制御装置内前
記ＣＰＵの動作異常時に前記ウオッチドックタイマによ
る前記ＣＰＵへのリセット回数を計数し、その計数値が
あらかじめ設定する所定値を超える場合は前記被制御装
置の内部異常と判断して前記ウォッチドックタイマによ
る前記ＣＰＵへのリセット出力を遮断したのち異常状態
を被制御装置の外部に表示しかつ前記制御装置に通知す
ることを特徴とする装置内異常検出方式。 - 【請求項２】 前記あらかじめ設定する所定値は前記制
御バスを介さず前記制御装置から直接前記被制御装置の
それぞれに初期値として設定され、かつ前記異常状態も
前記制御バスを介さず直接前記被制御装置のそれぞれか
ら前記制御装置に通知するものとしたことを特徴とする
請求項１記載の装置内異常検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107808A JPH06318159A (ja) | 1993-05-10 | 1993-05-10 | 装置内異常検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107808A JPH06318159A (ja) | 1993-05-10 | 1993-05-10 | 装置内異常検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318159A true JPH06318159A (ja) | 1994-11-15 |
Family
ID=14468566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107808A Pending JPH06318159A (ja) | 1993-05-10 | 1993-05-10 | 装置内異常検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06318159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011138231A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Tec Corp | 電子機器及びプログラム |
| JP2012155454A (ja) * | 2011-01-25 | 2012-08-16 | Nec Corp | システム監視装置及びシステム監視方法 |
| JP2014149591A (ja) * | 2013-01-31 | 2014-08-21 | Nec Corp | 情報処理システム |
-
1993
- 1993-05-10 JP JP5107808A patent/JPH06318159A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011138231A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Tec Corp | 電子機器及びプログラム |
| JP2012155454A (ja) * | 2011-01-25 | 2012-08-16 | Nec Corp | システム監視装置及びシステム監視方法 |
| JP2014149591A (ja) * | 2013-01-31 | 2014-08-21 | Nec Corp | 情報処理システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |