JPH09311797A

JPH09311797A - ウォッチドッグカウンタ回路の異常検出装置および電子回路の異常検出装置

Info

Publication number: JPH09311797A
Application number: JP8128087A
Authority: JP
Inventors: Kozo Matsuura; 晃三松浦
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1996-05-23
Filing date: 1996-05-23
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】本発明はウォッチドッグカウンタ回路（ＷＤ
Ｃ回路）の異常を検出する装置に関し、ＷＤＣ回路がＲ
ＵＮパルス信号を適正に検出できない状態を異常として
認識することを目的とする。【解決手段】所定周期毎にＣＰＵ１０から発せられる
べきＲＵＮパルス信号が適正な間隔毎に検出されないと
きにＣＰＵに対してリセット信号を供給するＷＤＣ回路
１２を設ける。ＷＤＣ回路１２からリセット信号が発せ
られた回数を計数するリセットカウンタを設ける。リセ
ットカウンタの計数値が所定値以上である場合に、ＷＤ
Ｃ回路にＲＵＮパルス信号を適正に検出できない異常が
生じていると認識する異常認識部を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ウォッチドッグカ
ウンタ回路の異常検出装置および電子回路の異常検出装
置に係り、特に、ウォッチドッグカウンタ回路がＲＵＮ
パルス信号を適正に検出できない状態を異常として認識
し得るウォッチドッグカウンタ回路の異常検出装置およ
び電子回路の異常検出装置に関する。

【０００２】

【従来の技術】従来より、例えば特開平４−７２８９７
号に開示される如く、ＣＰＵの異常を検出する装置とし
てウォッチドッグカウンタ回路（以下、ＷＤＣ回路と称
す）を用いた装置が知られている。ＣＰＵには、通常、
ＣＰＵの作動中に所定周期毎にパルス信号（以下、この
パルス信号をＲＵＮパルス信号と称す）を発する機能が
内蔵されている。ＷＤＣ回路は、ＲＵＮパルス信号を検
出するパルス検出回路、ＲＵＮパルス信号の間隔を計数
するカウンタ回路、および、カウンタ回路に計数される
ＲＵＮパルス信号の間隔が不適切である場合にＣＰＵに
向けてリセット信号を発するリセット信号出力回路を備
えている。

【０００３】ＣＰＵに何らかの異常が生ずると、ＣＰＵ
から発せられるＲＵＮパルス信号の間隔が不当に短く、
または、長くなることがある。上述したＷＤＣ回路によ
れば、かかる異常が生じた後に、ＣＰＵの再起動を図る
ことができる。このため、ＷＤＣ回路によれば、ＣＰＵ
の暴走を有効に防止することができる。

【０００４】ＷＤＣ回路によってＣＰＵの作動状態を監
視する装置において、ＷＤＣ回路自身に異常が発生する
と、以後所期のフェールセーフ機能が実現できない事態
が生ずる。このため、ＣＰＵの作動に関して高い信頼性
が要求される場合には、ＣＰＵの作動状態を監視すべく
ＷＤＣ回路を設けると共に、ＷＤＣ回路が正常に機能し
ているか否かを判別する回路を設けることが有効であ
る。

【０００５】ＷＤＣ回路が正常に機能しているか否か
は、例えば、ＣＰＵからＷＤＣ回路へのＲＵＮパルス信
号の供給を強制的に所定期間だけ停止し、その結果、Ｗ
ＤＣ回路からリセット信号が出力されるか否かを見るこ
とで判断することができる。以下、図４乃至図６を参照
して、電源が立ち上げられる毎に上記の判別を行う装置
の動作について説明する。

【０００６】図４は、上記の装置において、ＷＤＣ回路
が正常に作動する場合に実現されるタイムチャートを示
す。図４（Ａ）はＣＰＵおよびＷＤＣ回路に供給される
電源電圧ＶＯＭを示す。図４（Ｂ）はＷＤＣ回路からＣ
ＰＵのイニシャル端子（ＩＮＩＴ端子）に供給される信
号の状態を示す。図４（Ｃ）はＣＰＵから発せられるＲ
ＵＮパルス信号を示す。図４（Ｄ）はＣＰＵが備えるフ
ェールタイマの計数値を示す。また、図４（Ｅ）はＣＰ
Ｕで実行されるＷＤＣ回路異常判定の結果を示す。

【０００７】上記の装置において、ＷＤＣ回路は、図４
（Ａ）に示す如く電源電圧ＶＯＭが立ち上げられた後、
所定期間にわたってＣＰＵのＩＮＩＴ端子にリセット解
除信号を出力する（図４（Ｂ））。ＩＮＩＴ端子にリセ
ット解除信号が供給されると、ＣＰＵは作動状態とな
る。ＣＰＵは、電源電圧ＶＯＭが立ち上げられた後始め
てリセット解除信号の供給を受けた場合は、その後ＲＵ
Ｎパルス信号の出力を開始せずに（図４（Ｃ））、フェ
ールタイマの計数を開始する（図４（Ｄ））。

【０００８】ＷＤＣ回路は、その内部に異常が生じてい
ない場合、リセット解除信号を立ち上げた後、ＲＵＮパ
ルス信号が受信されない状態が所定期間Ｔ₀を超えて継
続すると、リセット解除信号をリセット信号に反転させ
る（図４（Ｂ））。以後、ＷＤＣ回路は、所定期間Ｔ₁
が経過した後に再びリセット信号をリセット解除信号に
反転させる。

【０００９】ＩＮＩＴ端子に供給される信号がリセット
解除信号からリセット信号に反転すると、ＣＰＵは、内
部処理により再起動を図る。ＣＰＵが内蔵するフェール
タイマに計数されていた値（Ｔ₀）は、ＩＮＩＴ端子に
リセット信号が供給されると同時に“０”にリセットさ
れる。以後、フェールタイマの値は“０”に維持される
（図４（Ｄ））。このため、ＷＤＣ回路が正常にリセッ
ト信号を出力する場合、ＣＰＵのフェールタイマにＴ₀
を超える時間が計数されることはない。フェールタイマ
の計数値が所定値Ｃ₀（＞Ｔ₀）に到達することなくリ
セットされた場合、ＣＰＵはＷＤＣ回路が正常に機能し
ていると判断する。この場合、ＣＰＵは、ＷＤＣ回路の
異常判定結果を“正常”とする（図４（Ｅ））。

【００１０】ＩＮＩＴ端子に供給される信号がリセット
信号から再びリセット解除信号に反転されると、ＣＰＵ
は再び作動状態となる。ＣＰＵは再起動された後、ＲＵ
Ｎパルス信号の出力を開始する（図４（Ｃ））。ＣＰＵ
からＲＵＮパルス信号が出力され、その信号が適正にＷ
ＤＣ回路に受信されている間は、ＷＤＣ回路からＣＰＵ
に向けて出力される信号がリセット解除信号に固定され
る。その結果、ＷＤＣ回路の異常判定結果は、以後常に
“正常”に維持される。

【００１１】図５は、上述した装置において、ＷＤＣ回
路が正常にリセット信号を出力しない場合に実現される
タイムチャートを示す。尚、図５（Ａ）〜（Ｅ）は、図
４に示す場合と同様に、それぞれ電源電圧ＶＯＭ、リセ
ット信号またはリセット解除信号、ＲＵＮパルス信号、
フェールタイマの計数値、および、ＷＤＣ回路の異常判
定結果を示す。

【００１２】電源電圧ＶＯＭが立ち上がり（図５
（Ａ））、次いでＩＮＩＴ端子に供給される信号がリセ
ット解除信号に反転され（図５（Ｂ））、その後所定期
間Ｔ₀が経過した時点でリセット解除信号がリセット信
号に反転しない場合は、図５（Ｄ）に示す如く、フェー
ルタイマに所定期間Ｔ₀を超える計数値が計数される。
ＣＰＵは、フェールタイマの計数値がＣ₀に到達した時
点でＷＤＣ回路に異常が生じていると判断し、図５
（Ｅ）に示す如くＷＤＣ回路の異常判定結果を“異常”
とする。

【００１３】このように、ＣＰＵからＲＵＮパルス信号
が出力されない期間を設けて、強制的にＷＤＣ回路を作
動させることによれば、ＷＤＣ回路がリセット解除信号
をリセット信号に反転させ得る状態にあるか否かを正確
に判定することができる。従って、ＣＰＵおよびＷＤＣ
回路を含む電子回路に、かかる機能を持たせた場合、Ｃ
ＰＵの作動状態を優れた精度の下に監視することが可能
となる。

【００１４】

【発明が解決しようとする課題】ところで、ＷＤＣ回路
には、リセット解除信号をリセット信号に反転させる
ことができない異常の他、ＣＰＵから供給されるＲＵ
Ｎパルス信号が検出できない異常、或いは、ＲＵＮパ
ルス信号の間隔を適正に計数することができない異常等
が生じ得る。尚、以下の記載においては、上記および
の異常を合わせて「ＲＵＮパルス信号を適正に検出で
きない異常」と称す。

【００１５】ＷＤＣ回路に生ずる異常のうち、リセッ
ト解除信号をリセット信号に反転させることができない
異常は、上述した手法により検出することができる。し
かしながら、ＷＤＣ回路に生ずる異常のうち「ＲＵＮパ
ルス信号を適正に検出できない異常」は、上述の手法に
より検出することができない。

【００１６】図６は、上記の電子回路において、ＷＤＣ
回路に「ＲＵＮパルス信号を適正に検出できない異常」
生じた場合に実現されるタイムチャートを示す。尚、図
６（Ａ）〜（Ｅ）は、図４および図５に示す場合と同様
に、それぞれ電源電圧ＶＯＭ、リセット信号またはリセ
ット解除信号、ＲＵＮパルス信号、フェールタイマの計
数値、および、ＷＤＣ回路の異常判定結果を示す。

【００１７】ＷＤＣ回路にＲＵＮパルス信号を適正に検
出できない異常が生じている場合は、ＣＰＵから正常に
ＲＵＮパルス信号が出力されている（図６（Ｃ））にも
関わらず、ＷＤＣ回路においてＲＵＮパルス信号が出力
されていないと判断される事態が生じ得る。このような
状況下では、所定時間“Ｔ₀＋Ｔ₁”を一周期として、
ＩＮＩＴ端子に供給される信号が、繰り返しリセット信
号からリセット解除信号に、或いは、リセット解除信号
からリセット信号に反転される。

【００１８】リセット信号とリセット解除信号とが所定
周期で繰り返し現れる状況下では、ＣＰＵが正常に機能
することはできない。従って、かかる状況は、ＷＤＣ回
路の異常として把握することが適切である。ところが、
リセット解除信号がリセット信号に変化し得る場合は、
図６（Ｄ）に示す如く、フェールタイマの計数値がＣ ₀
に達することはない。このため、上述した手法によって
は、ＷＤＣ回路に「ＲＵＮパルス信号を適正に検出でき
ない異常」が生じている場合に、ＷＤＣ回路の異常判定
結果に“異常”を表示することはできない（図６
（Ｅ））。

【００１９】本発明は、上述の点に鑑みてなされたもの
であり、ＷＤＣ回路に、ＣＰＵから発せられる「ＲＵＮ
パルス信号を適正に検出できない異常」が生じている場
合に、その状態を異常として把握することのできるウォ
ッチドッグカウンタ回路の異常検出装置および電子回路
の異常検出装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】上記の目的は、請求項１
に記載する如く、所定周期毎にＣＰＵから発せられるべ
きＲＵＮパルス信号が検出されないときに前記ＣＰＵに
対してリセット信号を供給するウォッチドッグカウンタ
回路の異常を検出するウォッチドッグカウンタ回路の異
常検出装置において、前記リセット信号が発せられた回
数を計数するリセット信号カウント手段と、前記リセッ
ト信号カウント手段の計数値が所定値以上である場合
に、前記ウォッチドッグカウンタ回路に異常が生じてい
ると判定する異常判定手段と、を備えるウォッチドッグ
カウンタ回路の異常検出装置により達成される。

【００２１】本発明においてＣＰＵが正常に作動してい
る場合は、所定周期毎にＲＵＮパルス信号が出力され
る。ウォッチドックカウンタ回路に、ＲＵＮパルス信号
を適正に検出できない異常が生じている場合は、ＣＰＵ
から正常にＲＵＮパルス信号が出力されているにも関わ
らず、ウォッチドッグカウンタ回路から繰り返しリセッ
ト信号が出力される。リセット信号の出力回数が所定回
数に達すると、リセット信号カウント手段の計数値が所
定値異常であると判定され、異常判定手段により異常の
発生が認識される。

【００２２】また、上記の目的は、請求項２に記載する
如く、正常作動時に所定周期毎にＲＵＮパルス信号を出
力するＣＰＵと、前記ＲＵＮパルス信号が適正な周期毎
に検出されない場合に前記ＣＰＵに向けてリセット信号
を出力するウォッチドッグカウンタ回路と、を備える電
子回路の異常を検出する電子回路の異常検出装置であっ
て、前記ＲＵＮパルス信号の出力が前記所定期間を超え
て禁止されたにも関わらず前記リセット信号が発せられ
ない場合に第１の異常モードが生じていると判定する第
１の異常判定手段と、前記リセット信号が所定回数以上
検出された場合に第２の異常モードが生じていると判定
する第２異常判定手段と、を備える電子回路の異常検出
装置によっても達成される。

【００２３】本発明において、ＣＰＵが適正にＲＵＮパ
ルス信号を出力せず、かつ、ウォッチドッグカウンタ回
路が正常に機能している場合は、ＣＰＵにリセット信号
が供給されてＣＰＵの再起動が図られる。また、ウォッ
チドッグカウンタ回路が適正にリセット信号を出力でき
ない状況に陥っている場合は、その状態が第１の異常判
定手段により検出され、ウォッチドッグカウンタ回路に
ＲＵＮパルス信号を適正に検出できない異常が生じてい
る場合は、すなわち、リセット信号が繰り返し出力され
る場合は、その状態が第２の異常判定手段によって検出
される。このため、ＣＰＵが適正にＲＵＮパルス信号を
出力しない状態、および、ウォッチドッグカウンタ回路
に何らかの異常が生じている状態が、そのまま放置され
ることがない。

【００２４】

【発明の実施の形態】図１は、本発明の一実施例のシス
テム構成図を示す。本実施例のシステムは、車載コンピ
ュータとして車両に搭載されるシステムである。本実施
例のシステムはＣＰＵ１０、ウォッチドッグカウンタ回
路１２（以下、ＷＤＣ回路１２と称す）、外部ＣＰＵ１
４、および、表示装置１６を備えている。ＣＰＵ１０、
ＷＤＣ回路１２、外部ＣＰＵ１４、および、表示装置１
６には、車両のイグニッションスイッチがオンとされる
ことにより電源電圧ＶＯＭが供給される。

【００２５】ＣＰＵ１０は、ウォッチドッグ端子１８
（以下、ＷＤ端子１８と称す）を備えている。ＷＤ端子
１８には、ＣＰＵが正常に作動している間、所定周期毎
にパルス信号が出力される。以下、このパルス信号を、
ＣＰＵ１０のＲＵＮパルス信号と称す。

【００２６】ＷＤＣ回路１２は、パルス検出回路２０、
カウンタ回路２２、および、異常検出回路２４を備えて
いる。パルス検出回路２０は、ＣＰＵ１０のＷＤ端子１
８に接続されている。パルス検出回路２０は、ＷＤ端子
１８から出力されるＲＵＮパルス信号を検出する回路で
あり、ＲＵＮパルス信号のアップエッジまたはダウンエ
ッジが検出される毎にカウンタ回路２２に対してトリガ
信号を出力する。

【００２７】カウンタ回路２２は、パルス検出回路２０
からトリガ信号が出力される間隔、すなわち、ＣＰＵ１
０からＲＵＮパルス信号が出力される周期を計数する回
路である。カウンタ回路２２は、パルス検出回路２２か
らトリガ信号が入力される毎に、その計数値、すなわ
ち、ＲＵＮパルス信号の出力周期を異常検出回路２４に
出力する。

【００２８】異常検出回路２４は、カウンタ回路２２か
ら供給される計数値が適正な範囲内に収まっているか否
かを判別し、その判別結果に応じて、ＣＰＵ１０に対し
てリセット信号またはリセット解除信号を出力する回路
である。ＣＰＵ１０には、異常検出回路２４に接続され
るＩＮＩＴ端子２６が設けられている。異常検出回路２
４は、カウンタ回路２２から供給される計数値、すなわ
ち、ＲＵＮパルス信号の周期が適正な範囲内に収まって
いる場合は、ＩＮＩＴ端子２６に対してリセット解除信
号を出力し続ける。また、異常検出回路２４は、ＲＵＮ
パルス信号の周期が適正な範囲内に収まっていない場合
は、ＩＮＩＴ端子２６に対して所定期間だけリセット信
号を出力する。

【００２９】ＩＮＩＴ端子２６にリセット信号が入力さ
れている間は、ＣＰＵ１０の作動が停止される（以下、
この状態をリセット状態と称す）。ＩＮＩＴ端子２６に
入力されている信号がリセット信号からリセット解除信
号に変化すると、ＣＰＵ１０は、予め設定されたロジッ
クに従って、所定の処理をその最初から実行し始める。
以後、ＩＮＩＴ端子２６に入力されている信号がリセッ
ト解除信号のまま維持されると、ＣＰＵ１０は作動状態
を維持する。

【００３０】ＣＰＵ１０と外部ＣＰＵ１４とは、双方向
通信が可能となるように接続されている。外部ＣＰＵ１
４は、ＣＰＵ１０の作動状態に関する情報を記憶する。
外部ＣＰＵ１４に記憶されている情報は、ＣＰＵ１０が
リセット状態とされることにより消去されない。ＣＰＵ
１０は、外部ＣＰＵ１４に記憶されている自己の作動状
態に関する情報を利用して、ＷＤＣ回路１２に異常が生
じているか否かを判別する。

【００３１】外部ＣＰＵ１４には、表示装置１６が接続
されている。外部ＣＰＵ１４は、ＣＰＵ１０において、
ＷＤＣ回路１２の異常が検出された場合に、表示装置１
４に対して異常状態を表す信号を供給する。表示装置１
４は、この信号を受けて、車両の運転者に異常発生を表
示する。

【００３２】本実施例のシステムは、ＣＰＵ１０が、
適切にＲＵＮパルス信号を出力できない状態に陥った場
合に、ＷＤＣ回路１２からリセット信号を出力してＣＰ
Ｕ１０の再起動を図る点、および、ＲＵＮパルス信号
の出力が強制的に所定期間だけ停止された際に、ＷＤＣ
回路１２からリセット信号が出力されない場合に、ＷＤ
Ｃ回路１２にリセット信号を出力できない異常が生じて
いると判定する点については、図４乃至図６を参照して
上記の如く説明した電子回路の場合と同様である。

【００３３】本実施例のシステムは、これらの機能に加
えて、ＷＤＣ回路１２が、ＣＰＵ１０から供給される
ＲＵＮパルス信号を適正に検出できない状態にある場合
に、その状態を異常として検出する機能を備えている点
に特徴を有している。以下、図２および図３を参照し
て、上記〜の機能を実現すべくＣＰＵ１０が実行す
る処理の内容について説明する。

【００３４】図２は、上記の機能を実現すべくＣＰＵ１
０において実行される制御ルーチンの一例のフローチャ
ートを示す。図２に示すルーチンは、電源電圧ＶＯＭが
立ち上げられることにより起動されると共に、ＷＤＣ回
路１２からＣＰＵ１０に対してリセット信号が供給され
た場合に、リセット割り込みにより起動される。

【００３５】図２に示すルーチンが起動されると、先ず
ステップ１００において、ポートの設定やメモリの初期
化等、ＣＰＵ１０のイニシャル処理が実行される。イニ
シャル処理が終了すると、次にステップ１０２の処理が
実行される。ステップ１０２では、電源投入フラグに
“１”がセットされているか否かが判別される。電源投
入フラグは、電源電圧ＶＯＭが接地レベルとなることに
より“１”がセットされ、かつ、ＣＰＵ１０がリセット
状態とされることによってはその設定値が変化しないフ
ラグである。電源投入フラグは、上記の機能を満たすメ
モリ領域をＣＰＵ１０に設けることにより、または、外
部ＣＰＵ１４に内蔵されるメモリ領域を利用することに
より実現することができる。上記の判別の結果、電源投
入フラグに“１”がセットされていると判別された場合
は、次にステップ１０４の処理が実行される。

【００３６】ステップ１０４では、電源投入フラグを
“０”にリセットする処理が実行される。以後、電源投
入フラグの設定値は、電源電圧ＶＯＭが接地レベルとな
らない限り、“０”に維持される。従って、上記ステッ
プ１０２の条件は、電源電圧ＶＯＭが立ち上げられた
後、初回の処理においてのみ成立する。ステップ１０４
の処理が終了すると、次にステップ１０６の処理が実行
される。

【００３７】ステップ１０６では、リセットカウンタの
計数値を“０”にクリアする処理が実行される。上述の
如く、ＷＤＣ回路１２は、適正な周期毎にＲＵＮパルス
信号が検出されない場合にリセット信号を出力する。ま
た、ＣＰＵ１０は、ＷＤＣ回路１２からリセット信号が
出力される毎に再起動される。リセットカウンタは、電
源電圧ＶＯＭが立ち上げられた後、ＣＰＵ１０が再起動
された回数を計数するためのカウンタである。上記の処
理が終了すると、次にステップ１０８の処理が実行され
る。

【００３８】ステップ１０８では、ＲＵＮパルス信号の
出力を禁止するための処理が実行される。本ステップの
処理が実行されると、ＣＰＵ１０の作動が開始されてい
るにも関わらず、ＷＤ端子１８に、ＲＵＮパルス信号は
出力されない。上記の処理が終了すると、次にステップ
１１０の処理が実行される。

【００３９】ステップ１１０では、フェールタイマを起
動する処理が実行される。フェールタイマは、ＣＰＵ１
０のイニシャル処理により“０”にリセットされるタイ
マである。本ステップ１１０の処理によりその起動が図
られると、以後、フェールタイマは、再度ＣＰＵ１０の
イニシャル処理が実行されるまで、上限値Ｃ₀に向けて
自動的にカウントアップされる。上記の処理が終了する
と、次にステップ１１２の処理が実行される。

【００４０】ステップ１１２では、フェールタイマの計
数値が上限値Ｃ₀に到達しているか否かが判別される。
その結果、未だその計数値がＣ₀に達していないと判別
される場合は、かかる判別がなされるまで繰り返しステ
ップ１１２の処理が実行される。一方、その計数値がＣ
₀に達していると判別された場合は、次にステップ１１
４の処理が実行される。

【００４１】ＷＤＣ回路１２は、所定期間Ｔ₀だけＲＵ
Ｎパル信号が検出されない場合に、ＣＰＵ１０に向けて
リセット信号を出力する。フェールタイマの上限値とし
て設定されているＣ₀は、所定期間Ｔ₀に比して大きな
値である。従って、ＷＤＣ回路１２が正常に機能してい
る場合は、フェールタイマの計数値がＣ₀に到達する前
に、すなわち、本ステップ１１２の条件が成立する前
に、ＷＤＣ回路１２からＣＰＵ１０にリセット信号が出
力されるはずである。上記ステップ１１２の条件が成立
する前に、ＷＤＣ回路１２からＣＰＵ１０に向けてリセ
ット信号が出力されると、リセット割り込みにより、図
２に示すルーチンが再びステップ１００から実行され
る。この場合、ステップ１１４の処理は実行されない。

【００４２】一方、ＷＤＣ回路１２に、リセット信号を
出力できない異常が生じている場合は、所定時間Ｔ₀を
超えてＲＵＮパルス信号が出力されなくても、ＷＤＣ回
路１２からＣＰＵ１０に向けてリセット信号は出力され
ない。この場合、やがてステップ１１２の条件が成立
し、次いでステップ１１４の処理が実行される。

【００４３】ステップ１１４では、ＣＰＵ１０およびＷ
ＤＣ回路１２を含む電子回路に異常が生じていることを
表示するための処理が実行される。本ステップ１１４の
処理が実行されると、以後、外部ＣＰＵ１４および表示
装置１６によって、電子回路に異常が生じていること
が、車両の運転者に表示される。

【００４４】次に、リセット割り込みにより、図２に示
すルーチンが再びステップ１００から実行される場合に
ついて説明する。ＷＤＣ回路１２からリセット信号が出
力され、その結果、図２に示すルーチンがリセット割り
込みにより起動されると、先ずステップ１００でイニシ
ャル処理が行われた後、ステップ１０２において、電源
投入フラグに“１”がセットされているか否かが判別さ
れる。

【００４５】電源投入フラグは、図２に示すルーチンが
リセット割り込みにより起動される前に、上記ステップ
１０４の処理により“０”とされている。このため、今
回は、ステップ１０２において電源投入フラグが“１”
ではないと判別される。かかる判別がなされると、次に
ステップ１１６の処理が実行される。

【００４６】ステップ１１６では、リセットカウンタを
インクリメントする処理が実行される。このように、リ
セットカウンタは、図２に示すルーチンがリセット割り
込みにより再起動される毎にインクリメントされる。従
って、その計数値は、ＣＰＵ１０が再起動された回数と
等しい値となる。上記の処理が終了すると、次にステッ
プ１１８の処理が実行される。

【００４７】ステップ１１８では、ＲＵＮパルス信号の
出力を許可するための処理が実行される。本ステップ１
１８の処理が実行されると、以後、ＣＰＵ１０は、所定
周期毎にＲＵＮパルス信号を出力する。上記の処理が終
了すると、次にステップ１２０の処理が実行される。

【００４８】ステップ１２０では、リセットカウンタの
計数値が“２”を超えているか否かが判別される。上述
の如く、リセットカウンタの計数値は、ＣＰＵ１０が再
起動される回数と等しい値となる。ＷＤＣ回路１２がそ
のＲＵＮパルス信号を適正に検出し得る場合は、ＣＰＵ
１０が適正にＲＵＮパルス信号を出力し始めた後、ＷＤ
Ｃ回路１２から再びリセット信号が出力されること、す
なわち、ＣＰＵ１０が再起動されることはない。従っ
て、ＷＤＣ回路１２がＲＵＮパルス信号を適正に検出し
ており、かつ、ＣＰＵ１０がＲＵＮパルス信号を適正に
出力している限りは、本ステップ１２０の条件が成立す
ることはない。本ステップ１２０の条件が成立しないと
判別された場合は、以後、メインルーチンの処理が開始
される。

【００４９】一方、ＷＤＣ回路１２がＲＵＮパルス信号
を適正に検出することができない場合は、ＣＰＵ１０が
適正にＲＵＮパルス信号を出力しているにも関わらず、
ＷＤＣ回路１２からＣＰＵ１０に向けて再びリセット信
号が出力される。また、ＣＰＵ１０に何らかの異常が生
じて適正なＲＵＮパルス信号が出力されない場合は、Ｗ
ＤＣ回路１２からＣＰＵ１０に向けて再びリセット信号
が出力される。

【００５０】ＷＤＣ回路１２からリセット信号が出力さ
れると、リセット割り込みにより再度図２に示すルーチ
ンが起動され、リセットカウンタが再びインクリメント
される（ステップ１１６）。リセットカウンタが再度イ
ンクリメントされると、ステップ１２０の条件が成立
し、以後、ステップ１１４において、ＣＰＵ１０および
ＷＤＣ回路１２を含む電子回路の異常を表示するための
処理が実行される。

【００５１】本実施例のシステムにおいて、ＣＰＵ１０
およびＷＤＣ回路１２が共に正常に作動する場合は、上
記図４に示すタイムチャートに沿った作動が実現され
る。この場合、何ら異常表示が行われることなくメイン
ルーチンの処理が進行される。また、本実施例のシステ
ムにおいて、ＷＤＣ回路１２にリセット信号を出力でき
ない異常が生じている場合は、上記図５に示すタイムチ
ャートに沿った作動が実現される。この場合、フェール
タイマがＣ₀に達した時点で異常表示が行われる。

【００５２】更に、本実施例のシステムにおいて、ＷＤ
Ｃ回路１２にＲＵＮ信号を適正に検出できない異常が生
じている場合は、図３に示すタイムチャートに沿った作
動が実現される。尚、図３（Ａ）〜（Ｄ）および（Ｆ）
は、上記図４（Ａ）〜（Ｅ）と同様に、それぞれ電源電
圧ＶＯＭ、リセット信号またはリセット解除信号、ＲＵ
Ｎパルス信号、フェールタイマの計数値、および、ＷＤ
Ｃ回路の異常判定結果を示す。また、図３（Ｅ）はリセ
ットカウンタの計数値を示す。

【００５３】ＷＤＣ回路１２にＲＵＮパルス信号を適正
に検出できない異常が生じている場合、時刻ｔ₁にＣＰ
Ｕ１０の再起動が図られた後、ＲＵＮパルス信号が適正
に出力されている（図３（Ｃ））にも関わらず、リセッ
ト信号が所定周期毎に繰り返し出力される（図３
（Ｂ））。この場合、リセットカウンタの計数値は所定
周期毎にインクリメントされ（図３（Ｅ））、時刻ｔ₂
にはＷＤＣ回路１２の異常が判別される（図３
（Ｆ））。

【００５４】本実施例のシステムにおいて、ＣＰＵ１０
およびＷＤＣ回路１２が共に正常に作動し始めた後、Ｃ
ＰＵ１０にＲＵＮパルス信号を適正に出力できない異常
が生じた場合は、電源電圧ＶＯＭが立ち上げられた直後
は上記図４に示すタイムチャートに沿った作動が実現さ
れ、次いで、ＣＰＵ１０に異常が生じた時点でリセット
カウンタが“２”となって異常状態が判別される。

【００５５】このように、本実施例のシステムによれ
ば、ＷＤＣ回路１２に「リセット信号を出力できない異
常」が生じている場合、ＷＤＣ回路１２に「ＲＵＮパル
ス信号を適正に検出できない異常」が生じている場合、
および、ＣＰＵ１０に「適正なＲＵＮパルス信号を出力
できない異常」が生じている場合に、確実にそれらの状
態を検出することができる。従って、本実施例のシステ
ムによれば、これらの異常が生じている場合に、その異
常が検出されることなく放置されることを、確実に防止
することができる。

【００５６】ところで、上記の実施例においては、Ｗ
ＤＣ回路１２がリセット信号を出力できない状態と、
ＷＤＣ回路１２がＲＵＮパルス信号を適正に検出できな
い状態と、ＣＰＵ１０が適正なＲＵＮパルス信号を出
力できない状態と、を等しく電子回路の異常として把握
しているが、適切なフェールセーフ処理を実行するため
には、これらを区別して認識する必要が生ずることがあ
る。

【００５７】図２に示すルーチンにおいて、上記の状
態は、ステップ１１２の条件が成立することにより認識
される。一方、上記およびの状態は、ステップ１２
０の条件が成立することにより認識される。このため、
の状態と、およびの状態とは、容易に区別するこ
とができる。また、本実施例のシステムにおいて、の
状態との状態とは、以下の手法により容易に区別する
ことができる。

【００５８】すなわち、上述したの状態は、ＷＤＣ回
路１２に恒常的な異常が生ずることにより形成される。
このため、の状態が生じた場合は、通常、ＷＤＣ回路
１２から繰り返し連続的にリセット信号が出力される。
一方、上述したの状態は、ＣＰＵ１０がリセットされ
ることにより解除される。このため、通常は、の状態
が生じた後に、連続的にリセット信号が出力されること
はない。従って、本実施例のシステムにおいては、リセ
ットカウンタの計数値が連続的にインクリメントされて
いるか否かに基づいて、上述したの状態との状態と
を区別することができる。

【００５９】上記の如く、本実施例のシステムによれ
ば、ＷＤＣ回路１２がリセット信号を出力できない状
態と、ＷＤＣ回路１２がＲＵＮパルス信号を適正に検
出できない状態と、ＣＰＵ１０が適正なＲＵＮパルス
信号を出力できない状態と、を区別して検出することが
できる。従って、本実施例のシステムによれば、これら
の異常モードに対応した、適切なフェールセーフ処理を
実行することが可能である。

【００６０】尚、上述した実施例においては、前記請求
項１記載の「ウォッチドッグカウンタ回路の異常検出装
置」がＣＰＵ１０に内蔵されていると共に、ＣＰＵ１０
が上記ステップ１１６の処理を実行することにより前記
請求項１記載の「リセット信号カウント手段」が、ま
た、ＣＰＵ１０が上記ステップ１２０の処理を実行する
ことにより前記請求項１記載の「異常判定手段」が、そ
れぞれ実現されている。

【００６１】更に、上述した実施例においては、ＣＰＵ
１０が上記ステップ１１２および１１４の処理を実行す
ることにより前記請求項２記載の第１の異常判定手段」
が、また、ＣＰＵ１０が上記ステップ１１６および１２
０の処理を実行することにより前記請求項２記載の「第
２異常判定手段」が、それぞれ実現されている。

【００６２】

【発明の効果】上述の如く、請求項１記載の発明によれ
ば、ウォッチドッグカウンタ回路から繰り返しリセット
信号が出力される場合に、その状態を異常として把握す
ることができる。このため、本発明に係るウォッチドッ
グカウンタ回路の異常検出装置によれば、ＷＤＣ回路に
ＲＵＮパルス信号を適正に検出できない異常が生じてい
る状況を、適切に異常状態として認識することができ
る。

【００６３】また、請求項２記載の発明によれば、ＣＰ
ＵがＲＵＮパルス信号を適正に出力しない状態、ウォッ
チドッグカウンタ回路がリセット信号を出力しない状
態、および、ウォッチドッグカウンタ回路がＲＵＮパル
ス信号を適正に検出しない状態が、検出されることなく
そのまま放置されるのを確実に防止することができる。
このため、本発明に係る電子回路の異常検出装置によれ
ば、ＣＰＵを含む電子回路に対して高いフェールセーフ
機能を付与することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例のシステム構成図である。

【図２】図１に示すシステムにおいてＣＰＵで実行され
る制御ルーチンの一例のフローチャートである。

【図３】図１に示すシステムにおいてＷＤＣ回路にＲＵ
Ｎ信号を適正に検出できない異常が生じている場合に実
現されるタイムチャートの一例である。

【図４】ＣＰＵとＷＤＣ回路とを備える電子回路におい
てＣＰＵとＷＤＣ回路とが共に正常に作動する場合に実
現されるタイムチャートの一例である。

【図５】ＣＰＵとＷＤＣ回路とを備える電子回路におい
てＷＤＣ回路にリセット信号を出力できない異常が生じ
た場合に実現されるタイムチャートの一例である。

【図６】ＣＰＵとＷＤＣ回路とを備える電子回路におい
てＷＤＣ回路にＲＵＮ信号を適正に検出できない異常が
生じている場合に実現されるタイムチャートの一例であ
る。

【符号の説明】

１０ＣＰＵ１２ウォッチドッグカウンタ回路（ＷＤＣ回路）１４外部ＣＰＵ１６表示装置２０パルス検出回路２２カウンタ回路２４異常検出回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 5/19 Ｇ０６Ｆ 1/00 ３５０Ｂ

Claims

【特許請求の範囲】

【請求項１】所定周期毎にＣＰＵから発せられるべき
ＲＵＮパルス信号が適正な間隔毎に検出されないときに
前記ＣＰＵに対してリセット信号を供給するウォッチド
ッグカウンタ回路の異常を検出するウォッチドッグカウ
ンタ回路の異常検出装置において、前記リセット信号が発せられた回数を計数するリセット
信号カウント手段と、前記リセット信号カウント手段の計数値が所定値以上で
ある場合に、前記ウォッチドッグカウンタ回路に異常が
生じていると判定する異常判定手段と、を備えることを特徴とするウォッチドッグカウンタ回路
の異常検出装置。
【請求項２】正常作動時に所定周期毎にＲＵＮパルス
信号を出力するＣＰＵと、前記ＲＵＮパルス信号が適正
な周期毎に検出されない場合に前記ＣＰＵに向けてリセ
ット信号を出力するウォッチドッグカウンタ回路と、を
備える電子回路の異常を検出する電子回路の異常検出装
置であって、前記ＲＵＮパルス信号の出力が前記所定期間を超えて禁
止されたにも関わらず前記リセット信号が発せられない
場合に第１の異常モードが生じていると判定する第１の
異常判定手段と、前記リセット信号が所定回数以上検出された場合に第２
の異常モードが生じていると判定する第２異常判定手段
と、を備えることを特徴とする電子回路の異常検出装置。