JP2974681B2 - パルス幅符号化状態出力信号を有するデータプロセッサ - Google Patents
パルス幅符号化状態出力信号を有するデータプロセッサInfo
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- 230000004044 response Effects 0.000 claims description 11
- 230000008859 change Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 発明の分野 本発明は、一般的にはデータプロセツサに関するもの
であり、特に、その内部状態を表示するようにパルス幅
符号化出力信号を与えるデータプロセツサに関する。
であり、特に、その内部状態を表示するようにパルス幅
符号化出力信号を与えるデータプロセツサに関する。
背景技術 エミユレータ及び開発システムのようなあるタイプの
データ処理応用においては、データプロセツサにより命
令実行のコースを追跡できることは非常に重要である。
多くのデータプロセツサにおいて、プロセツサの内部状
態は、正常コースの動作のプロセツサにより与えられる
多くの出力信号を監視し、且つ解釈することにより決定
され得る。他方の、命令追跡及び割込み例外のようなあ
る事象（event）は、プロセツサの外より追跡するのは
困難である。ある重要な事象がほかの方法では外部より
識別できないあるプロセツサでは、そのような事象が起
きる時には常に、特別の出力信号が供給され、各出力信
号は所定のタイプの事象を表示する。他のプロセツサで
は、内部論理が供給され、プロセツサの状態をモニタ
（監視）し、また、プロセツサの内部状態を表示する
“状態（status）”信号の符号化セツトを与える。この
ような符号化論理の例は、米国特許第4,270,167号に発
表され、３個の出力信号（S2,S1及びS0）は、プロセツ
サの種々の関連状態を表示するように適当に符号化され
る。
データ処理応用においては、データプロセツサにより命
令実行のコースを追跡できることは非常に重要である。
多くのデータプロセツサにおいて、プロセツサの内部状
態は、正常コースの動作のプロセツサにより与えられる
多くの出力信号を監視し、且つ解釈することにより決定
され得る。他方の、命令追跡及び割込み例外のようなあ
る事象（event）は、プロセツサの外より追跡するのは
困難である。ある重要な事象がほかの方法では外部より
識別できないあるプロセツサでは、そのような事象が起
きる時には常に、特別の出力信号が供給され、各出力信
号は所定のタイプの事象を表示する。他のプロセツサで
は、内部論理が供給され、プロセツサの状態をモニタ
（監視）し、また、プロセツサの内部状態を表示する
“状態（status）”信号の符号化セツトを与える。この
ような符号化論理の例は、米国特許第4,270,167号に発
表され、３個の出力信号（S2,S1及びS0）は、プロセツ
サの種々の関連状態を表示するように適当に符号化され
る。
内部命令キユー（queue）、または、パイプラインを
有するようなあるプロセツサでは、キユーまたはパイプ
ラインとプロセツサの対話はプロセツサの外からは容易
に識別されない。そのようなシステムでは、これらの事
象は、そのような活動をモニタし、何時モニタされた事
象が起きているかを表示する“状態（status）”信号セ
ツトを供給する特定の論理により、外部より“可視的
（visible）”にされる。そのような論理の例は、米国
特許第4,270,167号にまた発表され、２個の出力信号（Q
S1及びQS0）が適当に符号化され、種々の関連キユー活
動を表示する。
有するようなあるプロセツサでは、キユーまたはパイプ
ラインとプロセツサの対話はプロセツサの外からは容易
に識別されない。そのようなシステムでは、これらの事
象は、そのような活動をモニタし、何時モニタされた事
象が起きているかを表示する“状態（status）”信号セ
ツトを供給する特定の論理により、外部より“可視的
（visible）”にされる。そのような論理の例は、米国
特許第4,270,167号にまた発表され、２個の出力信号（Q
S1及びQS0）が適当に符号化され、種々の関連キユー活
動を表示する。
命令またはプロセツサにしつかりと接続されるデータ
・キヤツシユを有するシステムでは、プロセツサ及びキ
ヤシユ間の対話は、また、外部装置に対し容易には識別
できないかもしれない。しかし、ソフトウエアまたはハ
ードウエアまたはハードウエア開発或いは、エミユレー
タ・システムにおいて、キヤツシユに流入及びキヤツシ
ユより流出する命令及びデータをプロセツサが処理する
時、プロセツサの活動を追跡できることは重要である。
・キヤツシユを有するシステムでは、プロセツサ及びキ
ヤシユ間の対話は、また、外部装置に対し容易には識別
できないかもしれない。しかし、ソフトウエアまたはハ
ードウエアまたはハードウエア開発或いは、エミユレー
タ・システムにおいて、キヤツシユに流入及びキヤツシ
ユより流出する命令及びデータをプロセツサが処理する
時、プロセツサの活動を追跡できることは重要である。
一般的に、非符号化状態（status）信号を供給する場
合、モニタ（監視）される状態状況（status conditio
n）の数と同数の多くの別個の出力信号を必要とする。
状態状況の符号化でさえ、符号化スキーム（構成）に適
応させるのに十分な数の別個の状態信号を必要とする。
集積回路プロセツサに使用できる出力信号の数は、非常
に制限されるから、最小の別個出力信号を用い、多数の
異なる作動状況の現在状態を表示するための機構が要望
される。
合、モニタ（監視）される状態状況（status conditio
n）の数と同数の多くの別個の出力信号を必要とする。
状態状況の符号化でさえ、符号化スキーム（構成）に適
応させるのに十分な数の別個の状態信号を必要とする。
集積回路プロセツサに使用できる出力信号の数は、非常
に制限されるから、最小の別個出力信号を用い、多数の
異なる作動状況の現在状態を表示するための機構が要望
される。
発明の要約 したがつて、本発明の目的は、多数の異なる作動状況
の状態（status）が単一出力信号にパルス幅符号化でき
る機構を提供することである。
の状態（status）が単一出力信号にパルス幅符号化でき
る機構を提供することである。
本発明の他の目的は、多数の異なる作動状況の状態
（status）を単一出力信号にパルス幅符号化するための
方法を提供することである。
（status）を単一出力信号にパルス幅符号化するための
方法を提供することである。
これら及び他の目的は、少なくとも１つの例外条件の
発生に応答するのを除き、多数の命令の各々を逐次的に
実行するデータプロセツサにおいて達成される。本発明
にもとづき、プロセツサは、次の命令が実行を開始すべ
き時を決定し、それに応答して第１制御信号を供給する
第１論理と、例外条件の発生を検出し、それに応答して
第２制御信号を供給する第２論理と、及び、第１及び第
２制御信号を受信し、第１制御信号の受信に応答して、
第１所定期間の間、及び第２制御信号の受信に応答して
第２所定期間の間、データプロセツサの外部出力端子の
１つに単一の出力信号を与える第３論理と、を具える。
好ましい型式におけるように、命令の実行のあいだに１
つ以上の例外条件が発生すれば、出力信号の期間は、例
外条件の各々異なるタイプにより異なるものとなり、別
個のものとなる。
発生に応答するのを除き、多数の命令の各々を逐次的に
実行するデータプロセツサにおいて達成される。本発明
にもとづき、プロセツサは、次の命令が実行を開始すべ
き時を決定し、それに応答して第１制御信号を供給する
第１論理と、例外条件の発生を検出し、それに応答して
第２制御信号を供給する第２論理と、及び、第１及び第
２制御信号を受信し、第１制御信号の受信に応答して、
第１所定期間の間、及び第２制御信号の受信に応答して
第２所定期間の間、データプロセツサの外部出力端子の
１つに単一の出力信号を与える第３論理と、を具える。
好ましい型式におけるように、命令の実行のあいだに１
つ以上の例外条件が発生すれば、出力信号の期間は、例
外条件の各々異なるタイプにより異なるものとなり、別
個のものとなる。
発明の概要 命令処理活動を監視（モニタ）し、次の命令が正常な
シーケンスにて実行された場合には、第１持続時間を、
次の命令の実行を遅延させ、妨害させる例外条件が発生
した場合には、第２持続期間の何れかを有するパルス幅
符号化状態出力信号を与える状態（status）論理を有す
るデータプロセツサが具えられる。好ましい型式におい
て、状態論理は、種々の型のCPUの例外条件を検出する
ことが可能であり、かような型の各々に対してそれぞれ
の持続期間の間、状態信号を実行に移すであろう。内部
命令パイプラインを有するデータプロセツサにおいて、
状態論理は、また、命令の流れの変化を監視し、パイプ
ラインの先取り命令が棄てられたことを示す補充信号
（refill）を提供する。
シーケンスにて実行された場合には、第１持続時間を、
次の命令の実行を遅延させ、妨害させる例外条件が発生
した場合には、第２持続期間の何れかを有するパルス幅
符号化状態出力信号を与える状態（status）論理を有す
るデータプロセツサが具えられる。好ましい型式におい
て、状態論理は、種々の型のCPUの例外条件を検出する
ことが可能であり、かような型の各々に対してそれぞれ
の持続期間の間、状態信号を実行に移すであろう。内部
命令パイプラインを有するデータプロセツサにおいて、
状態論理は、また、命令の流れの変化を監視し、パイプ
ラインの先取り命令が棄てられたことを示す補充信号
（refill）を提供する。
本発明の説明 第１図にはデータプロセツサ10が図示され、その中央
処理装置（CPU）12はバス制御器14と協力し、メモリ・
システム（図示されず）からのプログラムを含む命令の
シーケンスを、外部バス16を経て命令パイプライン18へ
転送する。これら命令の実行に要求されるように、CPU1
2はバス制御器14に要求し、バス16を経てデータ、オペ
ランドをメモリ・システムに転送するかまたは、メモリ
・システムより転送するであろう。図示される形式で
は、関連アドレス変換キヤツシユ（ATC）22を有するペ
ージ・メモリ管理装置（PMMU）20は、CPU12により供給
される論理アドレスをメモリ・システムの対応物理アド
レスに翻訳する。CPU12の実行速度の改善するため、命
令キヤツシユ24及びデータ・キヤツシユ26が供給され、
検索された命令及びデータ・オペランドをそれぞれ一次
的に保持する。キヤツシユ24及び26の最適の利用を確実
にするため、２重アドレス・バス28及び２重データ・バ
ス30が具えられ、ハーバード（Harvard）アーキテクチ
ユアが形成される。
処理装置（CPU）12はバス制御器14と協力し、メモリ・
システム（図示されず）からのプログラムを含む命令の
シーケンスを、外部バス16を経て命令パイプライン18へ
転送する。これら命令の実行に要求されるように、CPU1
2はバス制御器14に要求し、バス16を経てデータ、オペ
ランドをメモリ・システムに転送するかまたは、メモリ
・システムより転送するであろう。図示される形式で
は、関連アドレス変換キヤツシユ（ATC）22を有するペ
ージ・メモリ管理装置（PMMU）20は、CPU12により供給
される論理アドレスをメモリ・システムの対応物理アド
レスに翻訳する。CPU12の実行速度の改善するため、命
令キヤツシユ24及びデータ・キヤツシユ26が供給され、
検索された命令及びデータ・オペランドをそれぞれ一次
的に保持する。キヤツシユ24及び26の最適の利用を確実
にするため、２重アドレス・バス28及び２重データ・バ
ス30が具えられ、ハーバード（Harvard）アーキテクチ
ユアが形成される。
本発明にもとづき、プロセツサ10は状態論理32を含
み、これは、CPU12の作動状況を表示するいくつかの信
号を受信する。正常命令実行の間、CPU12は、命令パイ
プライン18の次の命令の実行開始の直前にAI信号を供給
するであろう。外部バス16を経て外部ソース（図示せ
ず）より割込みが受信される場合には、CPU12はINT信号
を供給するであろう。CPU12が各命令の実行を“追跡”
するように指示されると（即ち、それらの命令は、CPU1
2の中の図示されない適当な制御レジスタの“追跡”ビ
ツトを経由するような命令である）、CPU12は、各命令
の実行に続いて追跡活動開始の直前にTRACE信号を供給
するであろう。なにか他の典型的なタイプの例外条件
（バス障害、アドレス誤り、PMMU20によるミス／障害、
または、命令パイプライン18の誤りのような）が発生し
た場合には、CPU12はLDNOP信号を供給し、正常実行順序
に休止（pause）が発生したことを示すであろう。破局
的な誤り（２重バス障害、または、CPU12がマイクロプ
ログラム可能型であれば、不良マイクロアドレスのよう
な）が発生した場合には、CPU12はHALT信号を供給し、
命令実行が停止されているのを表示するであろう。命令
の流れの変更を必要とする状況が発生する時には常に、
ともかく命令パイプライン18に先取りされた命令は放棄
されなければならないので、CPU12は流れの変更（COF）
信号を供給するであろう。
み、これは、CPU12の作動状況を表示するいくつかの信
号を受信する。正常命令実行の間、CPU12は、命令パイ
プライン18の次の命令の実行開始の直前にAI信号を供給
するであろう。外部バス16を経て外部ソース（図示せ
ず）より割込みが受信される場合には、CPU12はINT信号
を供給するであろう。CPU12が各命令の実行を“追跡”
するように指示されると（即ち、それらの命令は、CPU1
2の中の図示されない適当な制御レジスタの“追跡”ビ
ツトを経由するような命令である）、CPU12は、各命令
の実行に続いて追跡活動開始の直前にTRACE信号を供給
するであろう。なにか他の典型的なタイプの例外条件
（バス障害、アドレス誤り、PMMU20によるミス／障害、
または、命令パイプライン18の誤りのような）が発生し
た場合には、CPU12はLDNOP信号を供給し、正常実行順序
に休止（pause）が発生したことを示すであろう。破局
的な誤り（２重バス障害、または、CPU12がマイクロプ
ログラム可能型であれば、不良マイクロアドレスのよう
な）が発生した場合には、CPU12はHALT信号を供給し、
命令実行が停止されているのを表示するであろう。命令
の流れの変更を必要とする状況が発生する時には常に、
ともかく命令パイプライン18に先取りされた命令は放棄
されなければならないので、CPU12は流れの変更（COF）
信号を供給するであろう。
第２図ａに図示されるように、状態論理32は、持続期
間が１クロツク期間で、AI信号のみの受信に応答し、次
の命令の実行開始前の１クロツク期間に始まる状態信号
を、外部バス16を経て供給するであろう。INT信号また
はTRACE信号のいづれかが、AI信号の受信と同時に受信
されれば、状態論理32は、第２図に図示されるように、
夫々割込みまたは追跡処理活動の開始前２クロツク期間
に始まる２クロツク期間の間状態信号を供給するであろ
う。好ましい形式では、第２図ａ及び第２図ｂに図示に
より示されるように、状態論理32は、またただちに、CP
U12により供給されるCOF信号に応答し外部バス16を経て
REFILL信号を、１クロツク期間の間主張するであろう。
間が１クロツク期間で、AI信号のみの受信に応答し、次
の命令の実行開始前の１クロツク期間に始まる状態信号
を、外部バス16を経て供給するであろう。INT信号また
はTRACE信号のいづれかが、AI信号の受信と同時に受信
されれば、状態論理32は、第２図に図示されるように、
夫々割込みまたは追跡処理活動の開始前２クロツク期間
に始まる２クロツク期間の間状態信号を供給するであろ
う。好ましい形式では、第２図ａ及び第２図ｂに図示に
より示されるように、状態論理32は、またただちに、CP
U12により供給されるCOF信号に応答し外部バス16を経て
REFILL信号を、１クロツク期間の間主張するであろう。
LDNOP信号の受信に応答し状態論理32は、第２図ｃに
示すように、３クロツク期間のあいだ状態信号を主張す
るであろう。第２図ｄに図示されるようにHALT信号が受
信されると、状態論理32はただちに状態信号を主張し、
CPU12がリセツトされるまで主張し続けるであろう。状
態論理32の詳細論理実行は第３図に図示される。しかし
ながら、本発明の意図と範囲よりはづれることなく、特
殊なデータプロセツサでの使用を容易にするため、種々
の変更が状態論理32の構造または動作にたいしなされる
ことも可能である。
示すように、３クロツク期間のあいだ状態信号を主張す
るであろう。第２図ｄに図示されるようにHALT信号が受
信されると、状態論理32はただちに状態信号を主張し、
CPU12がリセツトされるまで主張し続けるであろう。状
態論理32の詳細論理実行は第３図に図示される。しかし
ながら、本発明の意図と範囲よりはづれることなく、特
殊なデータプロセツサでの使用を容易にするため、種々
の変更が状態論理32の構造または動作にたいしなされる
ことも可能である。
第１図は、本発明にもとづき適合されるデータプロセツ
サをブロツク図形式で図示する。 第２図a,b,c,dはタイミング図であり、第２図の状態論
理の動作を図示する。 第３図は、第１図の状態論理の好ましい実施例を図示す
る。 第１図において、 12……中央処理装置（CPU） 14……バス制御器 16……外部バス 18……命令パイプライン 20……ページメモリ管理装置（PMMU） 22……関連アドレス変換キヤツシユ（ATC） 24……命令キヤツシユ 26……データキヤツシユ 32……状態論理
サをブロツク図形式で図示する。 第２図a,b,c,dはタイミング図であり、第２図の状態論
理の動作を図示する。 第３図は、第１図の状態論理の好ましい実施例を図示す
る。 第１図において、 12……中央処理装置（CPU） 14……バス制御器 16……外部バス 18……命令パイプライン 20……ページメモリ管理装置（PMMU） 22……関連アドレス変換キヤツシユ（ATC） 24……命令キヤツシユ 26……データキヤツシユ 32……状態論理
フロントページの続き (72)発明者 ジエイ・エー・ハートビグセン アメリカ合衆国テキサス州78749，オー スチン，コンビクト・ヒル・ロード, 5001番 ルームナンバー1105号 (72)発明者 ラツセル・シー・スタンフイル アメリカ合衆国テキサス州78749，オー スチン，ベント・トリー・8405番ルーム ナンバー2823号 (56)参考文献 特開 昭60−182245（ＪＰ，Ａ) 特開 昭55−82357（ＪＰ，Ａ) 「ＴＭＳ 32020デイジタル・シグナ ル・プロセッサユーザーズ：マニュアル −1987」第２版（昭61年11月）日本テキ サス・インスツルメンツ，１−２〜１− ６頁
Claims (6)
- 【請求項１】第１例外条件の発生に応答することを除外
して、複数の命令の各々を逐次的に実行するパイプライ
ン型データプロセッサにおいて、 逐次的に実行される前記複数の命令のうち、次の１つか
何時行なわれるかを示す命令境界を決定し、それに応答
して第１制御信号を与える第１手段と、 前記第１例外条件の発生を検出し、それに応答して第２
制御信号を与える第２手段と、 前記第1,第２制御信号を受信し、前記第１制御信号を受
信すると所定の第１期間の間、および前記第２制御信号
を受信すると所定の第２期間の間、前記データプロセツ
サの外部出力端子の１つに単一の出力信号を与える第３
手段と、 を具える、パルス幅符号化状態出力を有するデータプロ
セッサ。 - 【請求項２】前記第１例外条件または第２例外条件の何
れかの発生に応答することを除外して、命令を逐次的に
実行するデータプロセッサにおいて、更に、 前記第２例外条件の発生を検出し、それに応答して第３
制御信号を与える第４手段を具え、 前記第３手段は、前記第３制御信号を受信すると所定の
第３期間の間、前記データプロセツサから出力信号を与
える、請求項１記載のデータプロセッサ。 - 【請求項３】前記命令のうち少なくとも１つを実行する
と、データプロセッサに前記命令の流れの変更を要求す
るデータプロセッサにおいて、 前記流れの変更を検出し、それに応答して第４制御信号
を与える第５手段と、 前記第４制御信号を受信し、前記第４制御信号を受信す
ると前記データプロセッサから第２出力信号を与える第
６手段と、 を具える請求項２記載のデータプロセッサ。 - 【請求項４】第３例外条件に応答して前記命令の実行を
停止するパイプライン型データプロセッサにおいて、 データプロセッサの停止を検出し、それに応答して第５
制御信号を与える第７手段を具え、 前記第３手段は、前記第５制御信号を受信し、前記第５
制御信号を受信すると所定の第４期間の間、前記データ
プロセッサから第１出力信号を与える、請求項３記載の
データプロセッサ。 - 【請求項５】複数の命令の各々を逐次的に実行し、前記
命令の少なくとも１つを実行するとデータプロセツサに
前記命令の流れの変更を要求するパイプライン型データ
プロセッサにおいて、 前記命令の流れの変更を検出し、それに応答して第１制
御信号を与える第１手段と、 前記第１制御信号を受信し、前記第１制御信号を受信す
ると前記データプロセツサの外部出力端子の１つに、パ
イプラインの先取り命令が棄てられたことを示す第１出
力信号を与える第２手段と、 を具えるデータ・プロセッサ。 - 【請求項６】第１例外条件または第２例外条件の何れか
の発生に応答することを除外して、複数の命令の各々を
逐次的に実行するパイプライン型データプロセツサにお
いて、 前記第１例外条件の発生を検出し、それに応答して第１
制御信号を与える第１手段と、 前記第２例外条件の発生を検出し、それに応答して第２
制御信号を与える第２手段と、 前記第1,第２制御信号を受信し、前記第１制御信号を受
信すると所定の第１期間の間、および前記第２制御信号
を受信すると所定の第２期間の間、前記データプロセツ
サの外部出力端子の１つに単一の出力信号を与える第３
手段と、 を具える、パルス幅符号化状態出力を有するデータプロ
セッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/097,032 US4862352A (en) | 1987-09-16 | 1987-09-16 | Data processor having pulse width encoded status output signal |
| US097,032 | 1987-09-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103748A JPH01103748A (ja) | 1989-04-20 |
| JP2974681B2 true JP2974681B2 (ja) | 1999-11-10 |
Family
ID=22260460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232100A Expired - Lifetime JP2974681B2 (ja) | 1987-09-16 | 1988-09-16 | パルス幅符号化状態出力信号を有するデータプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4862352A (ja) |
| JP (1) | JP2974681B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474229A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 情報処理装置 |
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Also Published As
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| JPH01103748A (ja) | 1989-04-20 |
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| S111 | Request for change of ownership or part of ownership |
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