JPH06314219A

JPH06314219A - ウォッチドッグタイマ

Info

Publication number: JPH06314219A
Application number: JP5322591A
Authority: JP
Inventors: Mitsuru Sugita; 充杉田; Yurika Tsunoda; ユリカ角田
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Priority date: 1993-03-03
Filing date: 1993-12-21
Publication date: 1994-11-08
Also published as: US5542051A

Abstract

(57)【要約】【目的】比較的小規模の回路構成にて、入力信号のパ
ルス幅モニタ, 周期検出, 複数命令の実行状態のモニタ
等を行なうと共に、幅及び周期がプログラマブルで且つ
それぞれの許容範囲をプログラマブルにしたウォッチド
ッグタイマ。【構成】リロードレジスタ２とシフトレジスタ３とを
有し、監視対象が正常に動作している場合に周期的に変
化するモニタ信号の立上がりタイミングをリロード要求
信号として入力し、シフトレジスタ３の各ビットに位置
するデータの値に応じて、リロード要求信号に同期して
シフトレジスタ３自身のリロードレジスタ２からのリロ
ードを行う回路43と、所定のリロードの周期よりも短い
周期でまたは長い周期でリロード要求信号が与えられた
場合にそれぞれ異常状態であることを検出する回路41,
42とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
等を使用したシステムのプログラム暴走を検出する技術
であるウォッチドッグタイマに関する。

【０００２】

【従来の技術】図62のブロック図に従来の一般的なウォ
ッチドッグタイマの構成を示す。図62において、参照符
号151 はカウンタであり、入力端子152 から入力される
クロックφをカウントソースとしてカウントし、カウン
ト値が所定値に達するとオーバフロー信号OVF を出力端
子153 から出力する。参照符号154 はカウンタ151 のク
リア端子であり、クリア信号CLR が入力される。このク
リア信号CLR が入力されると、カウンタ151 はそのカウ
ント値を”０”にクリアする。

【０００３】参照符号155 は３入力のORゲートであり、
第１の入力に入力端子156 からリセット信号RESET が、
第２の入力に入力端子157 からクリア要求信号が、第３
の入力に上述のオーバフロー信号OVF がそれぞれ入力さ
れる。従って、ORゲート155にリセット信号RESET,クリ
ア要求信号，オーバフロー信号OVF のいずれかが入力さ
れると、カウンタ151 のクリア端子154 にクリア信号CL
R が入力されてカウンタ151 のカウント値がクリアされ
る。

【０００４】このような従来のウォッチドッグタイマの
動作は以下の如くである。マイクロコンピュータ等のCP
U が暴走しているか否かを判定する場合、一定期間内に
クリア要求信号を発生するようにプログラムを構成して
おく。このようにプログラムを構成することにより、 C
PUが正常に動作している間は一定期間内に発生されるク
リア要求信号によりカウンタ151 をクリアすることによ
り、カウンタ151 のカウント値が所定値に達する以前に
クリアしてオーバフロー信号OVF を発生させないように
する。

【０００５】いまたとえば暴走が発生したとすると、 C
PUはプログラムに従ってクリア要求信号を発生すること
が出来なくなるため、カウンタ151 のカウント値が所定
値に達してオーバフロー信号OVF が発生する。このオー
バフロー信号OVF の発生を検出することにより、暴走が
発生しているか否かを判定することが出来る。また、二
つの CPUを使用して相互に監視する場合等では、クリア
要求信号を他の CPUから入力してオーバフロー信号OVF
を他の CPUの制御信号として使用することも可能にな
る。

【０００６】更に、二つの CPUを使用して複数のプログ
ラムを同時に実行する場合には、それぞれ同一の作業に
よりクリア要求信号を発生してオーバフロー信号OVF を
発生させるようにする。

【０００７】

【発明が解決しようとする課題】従来のウォッチドッグ
タイマは上述のように構成されているので、カウンタの
カウント周期以上に亙ってクロックが発生されない長周
期の検出のみしかできず、短周期あるいは複数のプログ
ラムの実行を個別に監視する等の動作が出来ない。

【０００８】また、マルチプロセッサシステムにおいて
CPUの相互監視を行う場合にも、相手側の CPUが発生す
る波形の周期検出しか出来ず、パルス幅モニタ等の動作
は出来ない。このような問題はたとえばウォッチドッグ
タイマを複数備えるか、あるいはカウンタを複数備える
かにより解決することが可能にはなるが、回路規模が大
きくなるという新たな問題を生じる。

【０００９】本発明はこのような事情に鑑みてなされた
ものであり、比較的小規模の回路構成にて、入力信号の
パルス幅モニタ, 周期検出, あるいは複数命令の実行モ
ニタ等を可能にすると共に、幅及び周期がプログラマブ
ルで且つそれぞれの許容範囲をもプログラマブルにした
ウォッチドッグタイマの提供を目的とする。

【００１０】

【課題を解決するための手段】本発明に係るウォッチド
ッグタイマは、大きくは五つの発明により構成されてい
る。その第１の発明は、たとえばコンピュータシステム
等の監視対象が正常に動作しているか否かを監視するた
めに監視対象が正常に動作している場合に周期的に変化
する信号をモニタ信号とし、基本的にはリロードレジス
タとシフトレジスタとを有し、シフトレジスタの各ビッ
トに位置するデータの値に応じてシフトレジスタ自身に
リロードレジスタからのリロードを行う手段と、監視内
容を変化させる手段とを備えている。

【００１１】また第２の発明は、モニタ信号の１周期の
間に行うべき監視内容をパターン化したデータを設定す
る監視パターン設定手段として任意のデータが設定可能
なレジスタを備えている。

【００１２】更に第３の発明は、モニタ信号の正常な１
周期の開始を検出する正常入力検出手段と、その回数を
設定するレジスタとを備え、異常状態を検出した場合に
は、再度異常状態が検出されること無しに正常入力検出
手段がレジスタに設定されている回数だけモニタ信号の
１周期の正常な開始を検出した後にのみ正常な状態にな
ったと見なすように構成されている。

【００１３】また更に第４の発明は、基本的には第２の
発明と同様の構成であるが、二つの命令の実行状態をモ
ニタするために、第１の命令の実行の１周期及びその間
に第２の命令実行するタイミングを設定する監視パター
ン設定手段として任意のデータが設定可能なレジスタを
備えている。

【００１４】更にまた第５の発明は、第４の発明から監
視パターン設定手段として任意のデータが設定可能なレ
ジスタ, リロードレジスタを削除してハードウェア量を
削減するために、回転型のシフトレジスタを備えてい
る。

【００１５】そして、上記の基本的な発明それぞれにつ
いて、誤動作を防止するために、シフトレジスタに初期
設定されるべきデータの全ビットが同一の値であること
を検出する手段、リロードレジスタからシフトレジスタ
へのリロードが可能な期間が設定される所定の値がシフ
トレジスタ中のデータに異常な状態で含まれていること
を検出する手段、更にはリロードレジスタからシフトレ
ジスタへのリロードが可能な期間が設定される所定の値
がリロードレジスタからシフトレジスタに初期設定され
るべきデータに全く含まれないことを検出する手段等を
備えている。

【００１６】更に、上記の基本的な発明それぞれについ
て、より正確な動作を期するために、リロードレジスタ
からシフトレジスタへデータがリロードされるタイミン
グとシフトレジスタのシフトクロックとを同期させる構
成も採っている。

【００１７】また更に、上記の基本的な発明それぞれに
ついて、ハードウェアを削減する目的で、モニタ信号の
１周期の間に行うべき監視内容をパターン化したデータ
を設定する監視パターン設定手段として固定したデータ
を設定するための回路を備えており、この場合にはシフ
トレジスタのシフトクロックの周期を変更する手段も備
えている。

【００１８】

【作用】本発明に係るウォッチドッグタイマの第１の発
明では、基本的にはシフトクロックによりシフトレジス
タの各ビットの値がシフトされるに伴って、監視内容が
変化し、またモニタ信号の周期的変化が正常であればシ
フトレジスタにリロードレジスタからのリロードが周期
的に行なわれる。

【００１９】第２の発明では、モニタ信号の１周期の間
に行うべき監視内容をパターン化したデータを設定する
監視パターン設定手段としてレジスタを備えている場合
には、このレジスタに任意のデータを設定することによ
り、監視内容のパターン及びシフトレジスタにリロード
レジスタからのリロードを行わせるタイミングが設定さ
れる。また、モニタ信号の１周期の間に行うべき監視内
容をパターン化したデータを設定する監視パターン設定
手段として固定したデータを設定するための回路を備え
ている場合には、シフトレジスタのシフトクロックの周
期を変更する手段も備えており、これによりシフトレジ
スタのシフト周期を変更することにより監視パターンが
変更される。

【００２０】更に第３の発明では、異常状態を検出した
場合には、その後に再度異常状態が検出されること無し
にレジスタに設定されている回数だけ正常入力があった
後に正常状態に復帰する。

【００２１】また更に第４の発明では、第１の命令の実
行タイミングと第２の命令の実行タイミングとを監視パ
ターン設定手段に設定することにより、両命令の実行周
期が監視される。

【００２２】更にまた第５の発明では、リロードレジス
タからシフトレジスタへのデータのリロードと同様の動
作が回転型のシフトレジスタ自身のデータの回転シフト
により行なわれる。

【００２３】そして、シフトレジスタに初期設定される
べきデータの全ビットが同一の値であることが検出され
た場合、リロードレジスタからシフトレジスタへのリロ
ードが可能な期間が設定される所定の値がシフトレジス
タ中のデータに異常な状態で含まれていることが検出さ
れた場合、更にはリロードレジスタからシフトレジスタ
へのリロードが可能な期間が設定される所定の値がリロ
ードレジスタからシフトレジスタに初期設定されるべき
データに全く含まれないことが検出された場合には、誤
動作が防止される。

【００２４】更に、リロードレジスタからシフトレジス
タへデータがリロードされるタイミングとシフトレジス
タのシフトクロックとが同期するので、リロードレジス
タからシフトレジスタへのデータのリロードの期間がク
ロックの周期に対応して一意に決定される。

【００２５】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。〔実施例１〕図１は本発明に係るウォッチドッグタイマ
の基本構成を有する第１の実施例の構成例を示す回路図
である。

【００２６】図１において、参照符号２はリロードレジ
スタを、３はシフトレジスタをそれぞれ示しており、こ
の第１の実施例ではいずれも８ビット構成である。な
お、リロードレジスタ２, シフトレジスタ３共に、図１
上で左側がMSB であり、右側がLSB であり、双方の各ビ
ットをMSB 側からLSB 側へ順にb7〜b0で表す。

【００２７】リロードレジスタ２からシフトレジスタ３
への８ビットのデータのリロードは”１”レベルのリロ
ード信号が与えられることにより実行されるが、このリ
ロード信号はリロード手段としての２入力の ANDゲート
43から出力される。 ANDゲート43の一方の入力にはシフ
トレジスタ３のビットb1であるリロード許可ビット40の
保持値が与えられており、他方の入力には外部からのリ
ロード要求信号が与えられている。なお、リロード要求
信号は従来例のクリア要求信号に相当し、この図１に示
されている回路が監視対象としているシステムが正常な
状態で動作していれば周期的に変化するモニタ信号であ
る。

【００２８】従って、シフトレジスタ３のビットb1、即
ちリロード許可ビット40の保持値が”１”（アクティ
ブ）であり且つリロード要求信号が”１”（アクティ
ブ）であれば ANDゲート43からハイレベル（以下、Ｈレ
ベルと言う) のリロード信号が出力されてリロードレジ
スタ２の各ビットb7〜b0に保持されているデータがシフ
トレジスタ３の各ビットb7〜b0へリロードされる。な
お、シフトレジスタ３にはシフトクロックとしてクロッ
クφが与えられており、このクロックφの１クロックに
ついて１ビットずつシフトレジスタ３の保持データが M
SBのb7側から LSBのb0側へシフトされる。

【００２９】参照符号41は第２の異常状態検出手段とし
ての２入力の ANDゲートであり、その一方の入力にはシ
フトレジスタ３のLSB であるビットb0の保持値が与えら
れており、他方の負論理の入力にはリロード許可ビット
(b1)40の保持値が与えられている。従って、この ANDゲ
ート41はシフトレジスタ３のビットb0が”１”を、リロ
ード許可ビット(b1)40が”０”を保持している場合にＨ
レベルの信号を出力する。この ANDゲート41からの出力
信号は長周期割り込み信号であり、所定時間が経過して
もリロード要求がなされなかったことを示している。

【００３０】参照符号42は第１の異常状態検出手段とし
ての２入力の ANDゲートであり、その一方の負論理の入
力にはリロード許可ビット(b1)40の保持値が与えられて
おり、他方の入力にはリロード要求信号が与えられてい
る。従って、この ANDゲート42はシフトレジスタ３のリ
ロード許可ビット(b1)40が”０”をを保持しており且つ
リロード許可信号がアクティブ (”１”) である場合に
Ｈレベルの信号を出力する。この ANDゲート42からの出
力信号は短周期割り込み信号であり、所定時間が経過す
るまでにリロード要求がなされたことを示している。

【００３１】図２はシフトレジスタ３の各ビットb7〜b0
が保持する値により図１に示されている回路がどのよう
なモニタ動作を行うかを示す模式図である。本発明のウ
ォッチドッグタイマの第１の実施例ではアクティブにな
るビットのデータを”１”で示し、且つ”１”のデータ
がクロックφによりシフトされる状態を図２の上側から
下側へ示す。なお、シフトレジスタ３にリロードされる
初期値、換言すればリロードレジスタ２の設定値は”11
000000”、即ち”C0H(は16進数を表す) ”である。

【００３２】まず、正常な状態においてシフトレジスタ
３のリロード許可ビット40が”１”を保持している時点
でアクティブのリロード要求信号が与えられると、 AND
ゲート43からＨレベルのリロード信号が出力されてリロ
ードレジスタ２の設定値”C0H ”がシフトレジスタ３に
リロードされる。この状態のシフトレジスタ３の各ビッ
トb7〜b0の保持値をT1に示す。次にクロックφの１パル
スによりシフトレジスタ３が１ビットシフトされてT2の
状態となり、更に順次クロックφのパルスによりシフト
レジスタ３がシフトされるとT3, T4…と２ビット連続す
る”１”のデータが順次シフトレジスタ３中をシフトさ
れてゆく。

【００３３】このような状態において、リロード許可ビ
ット40であるシフトレジスタ３のビットb1にデータ”
１”がシフトされる時点以前に、即ち図２のT6の状態に
なるまでに外部から新たにアクティブのリロード要求信
号が与えられると、 ANDゲート42の一方の負論理の入力
にはリロード許可ビット(b1)40のデータ”０”が、他方
の入力にはリロード要求信号の”１”がそれぞれ与えら
れるので、その出力信号である短周期割り込み信号が”
１”に、即ちアクティブになる。このような動作によ
り、所定時間が経過する以前にリロード要求がなされた
ことが検出される。換言すれば、モニタ信号が正常な状
態よりも短周期になっていること、即ち短周期の暴走が
発生していることが検出される。

【００３４】そして、図２のT6及びT7の状態、即ちリロ
ード可能期間においてはリロード許可ビット(b1)40にま
でデータ”１”がシフトされる。このリロード許可ビッ
ト(b1)40にまでシフトされたデータ”１”が ANDゲート
42の一方の負論理の入力端子に与えられるので、アクテ
ィブのリロード要求信号が外部から与えられても ANDゲ
ート42の出力信号、即ち短周期割り込み信号がアクティ
ブになることはない。また、このリロード可能期間にお
いてはリロード許可ビット(b1)40が保持するデータ”
１”が ANDゲート43の一方の入力にも与えられるの
で、”１”レベルのリロード要求信号が与えられた場合
には ANDゲート43の出力信号であるリロード信号がアク
ティブ (”１”) になってリロードレジスタ２からシフ
トレジスタ３へデータがリロードされる。

【００３５】更に、上述のリロード可能期間においてア
クティブのリロード要求信号が入力されず、そのまま図
２のT8の状態に到った場合は、シフトレジスタ３のビッ
トb0にまでデータ”１”がシフトされ、リロード許可ビ
ット(b1)40にはデータ”０”がシフトされる。このビッ
トb0にまでシフトされたデータ”１”が ANDゲート41の
一方の入力に与えられ、またその他方の負論理の入力に
はリロード許可ビット(b1)40にシフトされたデータ”
０”が与えられるので、 ANDゲート41の出力信号である
長周期割り込み信号がアクティブになる。このような動
作により、所定時間が経過した後にもリロード要求がな
されないことが検出される。換言すれば、モニタ信号が
正常な状態よりも長周期になっていること、即ち長周期
の暴走が発生していることが検出される。

【００３６】なおこの第１の実施例では、シフトレジス
タ３のビットb1であるリロード許可ビット40がデータ”
１”を保持している期間にリロード要求信号が与えられ
た場合にのみリロード信号がＨレベルになってリロード
が実行される。即ち、リロード要求信号はリロード許可
ビット40にデータ”１”が保持されている期間にのみ受
け付けられると共に、このリロード可能期間にリロード
要求信号がなされた場合のみが正常動作と見做される。

【００３７】換言すれば、この図１に示されている回路
が監視対象としているシステムではクロックφの８サイ
クルに１回の割合でリロード要求信号を発生している状
態が正常な状態であるということになる。従って、シフ
トレジスタ３のリロード許可ビット(b1)40にまでデー
タ”１”がシフトされる以前にアクティブのリロード要
求信号が与えられると短周期の暴走が発生したと見做さ
れ、リロード許可ビット(b1)40にデータ”１”が保持さ
れている間にアクティブのリロード要求信号が与えられ
なかった場合には長周期の暴走が発生したと見做され
る。

【００３８】また、リロード可能期間の長さは、リロー
ド許可ビット40にデータ”１”が保持される期間、換言
すればリロードレジスタ２からシフトレジスタ３にリロ
ードされるデータ中に連続する”１”のビット数にて任
意に設定することが可能である。

【００３９】なお、上述の第１の実施例ではリロード許
可信号を”１”でアクティブとしているが、これに限る
ものではなく、また両レジスタ２，３のビット数も８ビ
ットに限るものでない。

【００４０】〔実施例２〕図３は本発明のウォッチドッ
グタイマの第２の実施例の構成例を示す回路図である。

【００４１】図１に示されている本発明のウォッチドッ
グタイマの第１の実施例では、シフトレジスタ３にリロ
ードレジスタ２からどのようなデータ、換言すれば誤っ
たデータがリロードされてもそのデータに従って動作す
る。しかし、たとえばリロードレジスタ２からシフトレ
ジスタ３にリロードされたデータの全ビットがアクティ
ブ（”１”）であるか、または全ビットが非アクティブ
（”０”）であるような場合には正常なモニタ動作が行
われなくなる。

【００４２】このような事情から、図３に示されている
第２の実施例では、リロードレジスタ２からシフトレジ
スタ３にリロードされたデータの全ビットがアクティブ
である場合、または全ビットが非アクティブである場合
にそれを検出して割り込み信号を発生する機能が付加さ
れている。具体的には、図３に示されている回路では図
１に示されている回路に参照符号44にて示されている全
ビット同一検出回路が付加されている。この全ビット同
一検出回路44にはシフトレジスタ３の全ビットb7〜b0が
接続されており、一例として図４の回路図に示されてい
るような排他的 NORゲート440にて構成されている。

【００４３】このような図３に示されている本発明のウ
ォッチドッグタイマの第２の実施例では、リロードレジ
スタ２からシフトレジスタ３の全ビットに”１”が書き
込まれた場合、または全ビットに”０”が書き込まれた
場合には、全ビット同一検出回路44の排他的 NORゲート
440 からＨレベルの信号 (全ビット同一データ不良割り
込み信号) が出力される。従って、排他的 NORゲート44
0 からＨレベルの信号が出力された場合には適宜の処
理、たとえばリロードレジスタ２に再度データを書き込
む等の処理を行なえばよい。

【００４４】図５は第２の実施例の更に他の構成例を示
す回路図である。この例では、前述の図４に示されてい
るのと同様に構成された全ビット同一検出回路44にリロ
ードレジスタ２の全ビットb7〜b0が接続されている。こ
のような図５に示されている本発明のウォッチドッグタ
イマの第２の実施例の他の構成例では、リロードレジス
タ２からシフトレジスタ３にリロードされるべきデータ
としてリロードレジスタ２の全ビットに”１”が書き込
まれた場合、または全ビットに”０”が書き込まれた場
合には、全ビット同一検出回路44の排他的 NORゲート44
0 からＨレベルの割り込み信号 (全ビット同一データ不
良割り込み信号) が出力される。

【００４５】以上のように、本発明のウォッチドッグタ
イマの第２の実施例では、図４に示されているような全
ビット同一検出回路44を図３または図５に示されている
ように接続することにより、リロードレジスタ２からシ
フトレジスタ３にリロードされるデータの全ビットが”
１”になった場合、または全ビットが”０”になった場
合にそれを検出することが可能になる。

【００４６】〔実施例３〕図６は本発明のウォッチドッ
グタイマの第３の実施例の構成例を示す回路図である。

【００４７】本発明のウォッチドッグタイマの第３の実
施例では、リロード許可ビット(b1)40をアクティブにす
るデータがシフトレジスタ３に断続的に書き込まれた場
合、あるいは所定数以上連続して書き込まれた場合にそ
れを検出して割り込み信号を発生するように構成されて
いる。なお、以下の説明では、前述の如くリロード可能
期間はクロックφの２クロック分を正常とし、それ以外
の状態を表すデータを不良と言う。

【００４８】図６に示されている回路では、図１に示さ
れている回路に参照符号45にて示されているアクティブ
データ不良検出回路が付加されている。このアクティブ
データ不良検出回路45にはシフトレジスタ３の全ビット
b7〜b0の内のアクティブデータ不良検出ビット群46とし
て指定されるビットが接続されている。なお、この第３
の実施例では、アクティブデータ不良検出ビット群46は
図６にクロスハッチングにて示されているシフトレジス
タ３の上位５ビットが指定されている。その理由につい
ては後述する。

【００４９】アクティブデータ不良検出回路45は、アク
ティブデータ不良検出ビット群46の全ビットが入力に接
続されたORゲート451 と、このORゲート451 の出力とリ
ロード許可ビット(b1)40とが入力に接続されたNANDゲー
ト452 と、このNANDゲート452 の出力を反転出力するイ
ンバータ453 とで構成されている。

【００５０】図７及び図８はシフトレジスタ３に設定さ
れる不良データの具体例を示す模式図である。図７で
は、シフトレジスタ３のビットb1であるリロード許可ビ
ット40にデータ”１”が書き込まれているにも拘わら
ず、ビットb7にもデータ”１”が書き込まれており、リ
ロード可能期間が２回設定されるような不良データが示
されている。また図８では、シフトレジスタ３のビット
b1であるリロード許可ビット40にデータ”１”が書き込
まれている上に、更に連続するビットb2及びb3にもデー
タ”１”が書き込まれており、リロード可能期間がクロ
ックφの３クロック分にわたるような不良データが示さ
れている。

【００５１】本発明のウォッチドッグタイマの第３の実
施例の動作は以下の如くである。たとえば、図７及び図
８に示されているような不良データがシフトレジスタ３
に保持されている場合、リロード許可ビット(b1)40にデ
ータ”１”が保持されていると共に、シフトレジスタ３
の上位５ビットとして指定されているアクティブデータ
不良検出ビット群46の内のいずれかにもデータ”１”が
保持されているので、アクティブデータ不良検出回路45
のORゲート451 の出力が”１”になる。これにより、NA
NDゲート452 の両入力は共に”１”になってその出力
が”０”になるので、インバータ453 の出力、即ちアク
ティブデータ不良検出回路45の出力 (アクティブデータ
不良割り込み信号) がＨレベルになる。

【００５２】このように本発明のウォッチドッグタイマ
の第３の実施例では、シフトレジスタ３の上位５ビット
b7〜b3をアクティブデータ不良検出ビット群46として指
定し、リロード許可ビット40をビットb1としているの
で、アクティブデータ不良検出ビット群46の最下位ビッ
トb3から数えてリロード許可ビット(b1)40までのビット
数は３ビットである。このため、アクティブデータ (”
１”) が３ビット以上連続してシフトレジスタ３に書き
込まれた場合、換言すれば正常なリロード可能期間がク
ロックφの２クロック分であるにも拘わらず３クロック
分以上になるようなデータが書き込まれた場合、及びア
クティブデータが断続的にシフトレジスタ３に書き込ま
れた場合、換言すればモニタ動作の１周期の間に２回以
上のリロード可能期間が設定されるようなデータがシフ
トレジスタ３に書き込まれたような場合にそれらの不具
合を検出することが可能になる。

【００５３】図９の回路図は本発明のウォッチドッグタ
イマの第３の実施例において、アクティブデータ不良検
出ビット群46をシフトレジスタ３の上位４ビットb7〜b4
とした場合の構成例を示している。この場合には、アク
ティブデータ不良検出回路45のORゲート451 の入力に接
続されるビットがシフトレジスタ３の上位４ビットb7〜
b4になるのみで他は図６に示されている構成と同様であ
る。

【００５４】このような図９に示されている構成例は、
正常なリロード可能期間がクロックφの３クロック分で
ある場合の構成である。従って、図９に示されている構
成例では、アクティブデータ不良検出群46の最下位ビッ
トb3から数えてリロード許可ビット(b1)40までのビット
数は４ビットである。このため、アクティブデータが４
ビット以上連続してシフトレジスタ３に書き込まれた場
合、換言すれば正常なリロード可能期間がクロックφの
３クロック分であるにも拘わらず４クロック分以上にな
る場合、及びアクティブデータが断続的にシフトレジス
タ３に書き込まれた場合にそれらの不具合を検出するこ
とが可能になる。他の動作は図６に示されている構成と
同様である。

【００５５】このように本発明のウォッチドッグタイマ
の第３の実施例では、アクティブデータ不良検出ビット
群46の最下位ビットをリロード許可ビット(b1)40から数
えて何ビット目にするかにより、リロード可能期間の上
限を設定することが可能になる。

【００５６】〔実施例４〕次に、本発明のウォッチドッ
グタイマの第４の実施例について、その構成例を示す図
10の回路図を参照して説明する。

【００５７】本発明のウォッチドッグタイマの第４の実
施例では、前述の図６及び図９に示されている第３の実
施例において、リロードレジスタ２からシフトレジスタ
３にアクティブデータ、即ちデータ”１”が全くリロー
ドされないような不具合を検出する機能を備えている。

【００５８】具体的には、図10に示されている回路では
図６ (図９) に示されている回路に参照符号47にて示さ
れている全ビット非アクティブデータ不良検出回路が付
加されている。この全ビット非アクティブデータ不良検
出回路47にはシフトレジスタ３の全ビットb7〜b0が接続
されており、一例として図11の回路図に示されているよ
うな全入力が負論理である ANDゲート470 にて構成され
ている。

【００５９】このような図10に示されている本発明のウ
ォッチドッグタイマの第４の実施例では、リロードレジ
スタ２からシフトレジスタ３の全ビットb7〜b0に”０”
がリロードされた場合には、全ビット非アクティブデー
タ不良検出回路47の ANDゲート470 からＨレベルの信号
(全ビット非アクティブデータ不良割り込み信号) が出
力される。

【００６０】他の動作は図６または図９に示されている
第３の実施例と同様である従って、全ビット非アクティブデータ不良検出回路47か
らＨレベルの信号が出力された場合には適宜の処理、た
とえばリロードレジスタ２に再度データを書き込む等の
処理を行なえばよい。

【００６１】図12は第４の実施例の更に他の構成例を示
す回路図である。この例では、前述の図11と同様に構成
された全ビット非アクティブデータ不良検出回路47にリ
ロードレジスタ２の全ビットb7〜b0が接続されている。
このような図12に示されている本発明のウォッチドッグ
タイマの第４の実施例の他の構成例では、シフトレジス
タ３にリロードされるべきデータとしてリロードレジス
タ２の全ビットb7〜b0に”０”が書き込まれた場合に
は、全ビット非アクティブデータ不良検出回路47の AND
ゲート470 から”１”レベルの信号 (全ビット非アクテ
ィブデータ不良割り込み信号) が出力される。

【００６２】以上のように、本発明のウォッチドッグタ
イマの第４の実施例では、図10または図12に示されてい
る構成により、リロードレジスタ２からシフトレジスタ
３にリロードされるデータの全ビットに”０”が書き込
まれた場合にそれを検出することが可能になる。

【００６３】〔実施例５〕次に、本発明のウォッチドッ
グタイマの第５の実施例について、その構成例を示す図
13の回路図を参照して説明する。

【００６４】本発明のウォッチドッグタイマの第５の実
施例では、リロード信号がクロックφの発生手段である
クロック発生器22に初期化信号として与えることによ
り、リロード信号のローレベル（以下、Ｌレベルと言
う) からＨレベルへの立ち上がりに同期してクロックφ
の発生手段であるクロック発生器22を初期化するように
構成されている。それ以外の部分の構成は図１に示され
ている第１の実施例の構成と同様であるので説明は省略
する。

【００６５】このような図13に示されている本発明のウ
ォッチドッグタイマの第５の実施例では、リロード信号
がＬレベルからＨレベルに転じると、クロック発生器22
が初期化されてクロックφはその時点で立ち上がりエッ
ジとなる。従って、この図13に示されている構成の第５
の実施例では、リロードレジスタ２からシフトレジスタ
３へのデータのリロードの時点と次のリロード可能期間
までの時間がクロックφの周期に対応して一意に決定さ
れる。

【００６６】〔実施例６〕次に、前述の図１に示されて
いるような基本構成を有する本発明のウォッチドッグタ
イマを更に発展させた第６の実施例について説明する。
図14は本発明に係るウォッチドッグタイマの第６の実施
例の構成例を示す回路図である。

【００６７】図14において参照符号１は監視パターン設
定手段としてのパターンレジスタであり、ビットb3〜b0
の４ビットで構成されている。なお、パターンレジスタ
１のLSBのb0は”０”に固定されている。以下、パター
ンレジスタ１のビットb3〜b1をビットPb3 〜Pb1 とす
る。

【００６８】参照符号51, 52, 53はいずれも２入力の A
NDゲートであり、これらの出力信号は４入力のORゲート
54に入力されている。なお、このORゲート54の出力信号
はＨレベルでアクティブのリロード許可信号REL とな
る。また、参照符号55, 56, 57はいずれも１入力が負論
理である３入力の ANDゲートであり、これらの出力信号
は３入力のORゲート58に入力されている。なお、このOR
ゲート58の出力信号はＨレベルでアクティブの長周期モ
ニタ信号LONGとなる。

【００６９】参照符号２はリロードレジスタであり、ビ
ットb7〜b4の４ビットで構成されている。なお、リロー
ドレジスタ２の LSBのb4は”０”に固定されている。以
下、リロードレジスタ２のビットb7〜b5をビットRb7 〜
Rb5 とする。

【００７０】参照符号３はシフトレジスタであり、ビッ
トb7〜b0の８ビットで構成されている。以下、シフトレ
ジスタ３のビットb7〜b0をビットSb7 〜Sb0 とする。シ
フトレジスタ３は MSB側から”０”がクロックφに同期
してシフト入力される。

【００７１】参照符号４はリロード回路であり、リロー
ドレジスタ２が保持している値をシフトレジスタ３にリ
ロードする。具体的には、リロードレジスタ２のビット
Rb7〜Rb5 の各値をそれぞれシフトレジスタ３の対応す
るビットSb7 〜Sb5 に、また”０”に固定されているリ
ロードレジスタ２のビットRb4 の値、即ち”０”をシフ
トレジスタ３のビットSb4 〜Sb0 にそれぞれリロードす
る。このリロード回路４によるリロードレジスタ２から
シフトレジスタ３への各値のリロードは、リロード手段
としての２入力の ANDゲート71からＨレベルのパルス信
号が出力され時点で行われる。

【００７２】ところで、前述の ANDゲート51の一方の入
力にはビットPb1 の値が、他方の入力にはビットSb1 の
値がそれぞれ入力されている。 ANDゲート52の一方の入
力にはビットPb2 の値が、他方の入力にはビットSb2 の
値がそれぞれ入力されている。 ANDゲート53の一方の入
力にはビットPb3 の値が、他方の入力にはビットSb3の
値がそれぞれ入力されている。また、 ANDゲート55の負
論理入力にはビットSb1 の値が、他の２入力にはビット
Sb0 及びPb1 の値がそれぞれ入力されている。 ANDゲー
ト56の負論理入力にはビットSb2 の値が、他の２入力に
はビットSb1 及びPb2 の値がそれぞれ入力されている。
ANDゲート57の負論理入力にはビットSb3 の値が、他の
２入力にはビットSb2 及びPb3 の値がそれぞれ入力され
ている。

【００７３】参照符号10は立ち上がりエッジ検出回路で
あり、監視対象の信号、即ちモニタ入力信号WDTIN が入
力されており、そのＬレベルからＨレベルへの立ち上が
りエッジを検出する。立ち上がりエッジ検出回路10はモ
ニタ入力信号WDTIN の立ち上がりを検出すると、Ｈレベ
ルのパルス信号を ANDゲート71, 後述するD-フリップフ
ロップ11, 12のT-入力端子及び ANDゲート64へ出力す
る。なお、モニタ入力信号WDTIN はこの図14に示されて
いる回路が監視対象としているシステムから与えられて
おり、そのシステムが正常な状態で動作している場合に
は周期的にＬレベルからＨレベルに立ち上がり、また周
期的にＨレベルからＬレベルに立ち下がるパルス信号で
ある。

【００７４】前述の如く、リロード回路４はこの立ち上
がりエッジ検出回路10から出力されるパルス信号に同期
してリロードレジスタ２の各ビットRb7 〜Rb5 に保持さ
れている値をシフトレジスタ３の各ビットSb7 〜Sb0 に
リロードする。ANDゲート71の一方の入力には上述の如
く立ち上がりエッジ検出回路10の出力が、他方の入力に
はORゲート54の出力であるリロード許可信号REL がそれ
ぞれ与えられている。

【００７５】従って、 ANDゲート71はリロード許可信号
REL がＨレベルである期間 (立ち上がり許可期間) に立
ち上がりエッジ検出回路10からパルス信号が出力された
場合、即ちモニタ入力信号WDTIN がＬレベルからＨレベ
ルに立ち上がった場合にＨレベルの信号を出力してリロ
ード回路４にリロード動作を行わせる。参照符号61, 62
はいずれも３入力のORゲートである。ORゲート61の３入
力にはシフトレジスタ３のビットSb7, Sb6, Sb5 の値が
それぞれ与えられている。また、ORゲート62の３入力に
はシフトレジスタ３のビットSb3, Sb2, Sb1 の値がそれ
ぞれ与えられている。

【００７６】参照符号63は３入力の内の２入力が負論理
の ANDゲートであり、負論理の両入力にはシフトレジス
タ３のビットSb4 の値及びモニタ入力信号WDTIN が、他
の入力にはORゲート61の出力信号がそれぞれ与えられて
いる。なお、この ANDゲート63の出力信号はＨレベルで
アクティブの後述するＬレベルモニタ信号LLEVとしてOR
ゲート72に与えられている。

【００７７】参照符号64は２入力の ANDゲートであり、
一方の入力にはシフトレジスタ３のビットSb4 の値が、
他方の入力には立ち上がりエッジ検出回路10の出力信号
がそれぞれ与えられている。なお、この ANDゲート64の
出力信号はＨレベルでアクティブの後述する立ち上がり
エッジモニタ信号EDG としてORゲート72に与えられてい
る。

【００７８】参照符号65は４入力の内の２入力が負論理
の ANDゲートであり、正論理の第１入力及び第２入力に
はそれぞれORゲート62の出力信号及びモニタ入力信号WD
TINが、負論理の第３入力及び第４入力にはシフトレジ
スタ３のビットSb4 の値及びORゲート54の出力信号であ
るリロード許可信号REL がそれぞれ与えられている。な
お、この ANDゲート65の出力信号はＨレベルでアクティ
ブの後述するＨレベルモニタ信号HLEVとしてORゲート72
に与えられている。

【００７９】これらの ANDゲート63, 64, 65の出力信号
は上述の如く５入力のORゲート72に入力されている。OR
ゲート72の他の２入力には、前述のORゲート58の出力信
号である長周期モニタ信号LONGと、外部から入力される
リセット信号RST とがそれぞれ与えられている。なお、
ORゲート72の出力信号は信号出力手段としてのD-フリッ
プフロップ11, 12のリセット端子Ｒに与えられている。

【００８０】信号出力手段としての両フリップフロップ
11, 12のトリガ端子Ｔには前述の如く立ち上がりエッジ
検出回路10の出力信号が与えられている。また、第１フ
リップフロップ11のデータ端子Ｄには電源電位（”
１”）が、第２フリップフロップ12のデータ端子Ｄには
第１フリップフロップ11の出力端子Ｑからの出力信号が
与えられている。そして、第２フリップフロップ12の出
力端子Ｑからの出力信号が本発明の第６の実施例のウォ
ッチドッグタイマのモニタ出力信号WDTOUTであり、また
出力端子#Q(#は反転信号を表し、以下の説明では反転出
力端子#Qという) からの出力信号はORゲート54に入力さ
れている。

【００８１】ここで、フリップフロップが第１フリップ
フロップ11と第２フリップフロップ12との二つ備えられ
ている理由について説明する。後述するように、図14に
示されている回路の監視対象のシステムが正常に動作し
ている状態、換言すればモニタ入力信号WDTIN が所定の
周期でＬレベルからＨレベルに立ち上がり、また周期的
にＨレベルからＬレベルに立ち下がる状態では、両フリ
ップフロップ11, 12はそれぞれの出力端子ＱからＨレベ
ルの信号を出力する。従って、第２フリップフロップ12
の出力端子Ｑからの出力信号であるモニタ出力信号WDTO
UTがＨレベルを維持している。しかし、監視対象のシス
テムに何らかの異常が発生している状態では、ORゲート
72からＨレベルの信号が出力されて両フリップフロップ
11, 12は共にリセットされ、第２フリップフロップ12の
出力端子Ｑから出力されるモニタ出力信号WDTOUTがＬレ
ベルに転じる。

【００８２】そのような異常状態においては、第２フリ
ップフロップ12の反転出力端子#QからはＨレベルの信号
が出力される。このＨレベルの信号はORゲート54に与え
られてその出力信号であるリロード許可信号REL もＨレ
ベル（アクティブ）に転じる。この後、両フリップフロ
ップ11, 12が再度リセットされることなしにモニタ入力
信号WDTIN がＨレベルに転じれば、その立ち上がりエッ
ジに同期して立ち上がりエッジ検出回路10からＨレベル
のパルス信号が出力されてリロードレジスタ２からシフ
トレジスタ３へのリロードが行われる。

【００８３】この際に立ち上がりエッジ検出回路10から
出力されるパルス信号は両フリップフロップ11, 12のT-
入力端子にも与えられているので、まず第１フリップフ
ロップ11がトリガされてD-入力端子から信号”１”を取
り込み、その出力端子Ｑからの出力信号がＨレベルに転
じる。しかし、立ち上がりエッジ検出回路10からパルス
信号が出力された時点では第２フリップフロップ12のD-
入力端子への入力信号は未だ”０”であるため、第２フ
リップフロップ12がトリガされることはなく、その出力
端子ＱからＨレベルの信号が出力されることもない。

【００８４】従って、この状態ではリロード許可信号RE
L はＨレベルに維持されている。そして、両フリップフ
ロップ11, 12がリセットされることなしに再度モニタ入
力信号WDTIN がＨレベルに立ち上がると、立ち上がりエ
ッジ検出回路10から出力されるパルス信号が第２フリッ
プフロップ12のT-入力端子に与えられた時点で第２フリ
ップフロップ12がトリガされる。これにより第１フリッ
プフロップ11の出力端子Ｑから第２フリップフロップ12
のD-入力端子へ与えられているＨレベルの信号が第２フ
リップフロップ12に取り込まれるので、第２フリップフ
ロップ12の出力端子Ｑからの出力信号であるモニタ出力
信号WDTOUTはＨレベルに転じる。

【００８５】また同時に、第２フリップフロップ12の反
転出力端子#Qからの出力信号はＬレベルに転じるので、
ORゲート54からの出力信号であるリロード許可信号REL
はＬレベル（ノンアクティブ）に転じる。従って、この
図14に示されている本発明のウォッチドッグタイマで
は、異常検出によりモニタ出力信号WDTOUTが一旦Ｌレベ
ルに転じた後は、正常な状態で２回に亙ってモニタ入力
信号WDTIN のＨレベルへの立ち上がりがあった場合にの
みモニタ出力信号WDTOUTが正常な状態であるＨレベルに
復帰する。

【００８６】図15はシフトレジスタ３の各ビットSb7 〜
Sb0 にそれぞれ”１”が保持されている場合にどのよう
なモニタ状態が選択されるか、換言すればどのようなモ
ニタ期間になるかを示す模式図である。なお、図15には
対応するパターンレジスタ１及びリロードレジスタ２の
ビットも併せて示してある。なお以下の実施例では、モ
ニタ入力信号WDTIN 自体の周期をクロックφの８クロッ
ク分、モニタ入力信号WDTIN のＨレベル幅が１クロック
以上で３クロック以下、Ｌレベル幅が２クロック以上で
３クロック以下である場合を正常としている。

【００８７】シフトレジスタ３のビットSb7 〜Sb5 のい
ずれかに”１”が保持されている場合、Ｌレベルモニタ
状態が選択される。このＬレベルモニタ期間において
は、モニタ入力信号WDTIN にＬレベルがないことをモニ
タする。即ち、モニタ入力信号WDTIN にＬレベルの区間
があってはならない状態においてＬレベルが検出された
場合に異常状態とし、 ANDゲート63からＨレベルでアク
ティブのＬレベルモニタ信号LLEVが出力される。

【００８８】シフトレジスタ３のビットSb4 に”１”が
保持されている場合は、立ち上がりエッジモニタ状態が
選択される。この立ち上がりエッジモニタ期間において
は、モニタ入力信号WDTIN に立ち上がりエッジがないこ
とをモニタする。即ち、モニタ入力信号WDTIN にＬレベ
ルからＨレベルへの立ち上がりエッジがあってはならな
い状態において立ち上がりエッジが検出された場合に異
常状態とし、 ANDゲート64からＨレベルでアクティブの
立ち上がりエッジモニタ信号EDG が出力される。

【００８９】シフトレジスタ３のビットSb3 〜Sb1 のい
ずれかに”１”が保持されている場合、モニタ入力信号
WDTIN の周期が正常であれば（この第６の実施例ではク
ロックφの８クロック分）、リロード可能期間としてシ
フトレジスタ３の初期化 (リロード) が許可される。即
ち、パターンレジスタ１に設定されている”１”のビッ
トとシフトレジスタ３の”１”のビットとが一致した場
合にＨレベルのリロード許可信号REL がORゲート54から
出力される。

【００９０】また、上述のリロード可能期間以外におい
ては、Ｈレベルモニタ状態が選択される。このＨレベル
モニタ期間においては、モニタ入力信号WDTIN にＨレベ
ルの区間がないことをモニタする。即ち、モニタ入力信
号WDTIN にＨレベルの区間があってはならない状態にお
いてＨレベルが検出された場合に異常状態とし、 ANDゲ
ート65からＨレベルでアクティブのＨレベルモニタ信号
HLEVが出力される。

【００９１】シフトレジスタ３のビットSb2 〜Sb0 のい
ずれかに”１”が保持されている場合、長周期モニタ状
態が選択される。具体的には、パターンレジスタ１に設
定されている”１”のビットの位置よりシフトレジスタ
３に設定さていれている”１”のビットの位置が全て L
SB側である場合に長周期異常、即ちモニタ入力信号WDTI
N 自体の１周期が所定のクロック分以上になっている状
態が検出される。なお、この長周期モニタ期間において
異常が検出された場合には、ORゲート58からＨレベルで
アクティブの長周期モニタ信号LONGが出力される。

【００９２】なお本第６の実施例では図14に示されてい
るように、 ANDゲート51, 52, 53,ORゲート54にてリロ
ード許可手段50が構成されており、 ANDゲート55, 56,
57, ORゲート58, 61, 62,ANDゲート63, 64, 65にて監
視パターン変更手段60が構成されている。

【００９３】次に、図14に示されている本発明のウォッ
チドッグタイマの第６の実施例の動作について説明す
る。図17乃至図22は図16に示されているようにパターン
レジスタ１の各ビットPb3,Pb2, Pb1, Pb0に”0010”(2
H)が、リロードレジスタ２の各ビットRb7, Rb6, Rb5, R
b4に”0100”(4H)がそれぞれ設定された場合の正常時及
び異常時の動作状態を示すタイミングチャートであり、
パターンレジスタ１のビットPb0 及びリロードレジスタ
２のビットRb4 には固定値”０”が設定されている。

【００９４】なお、図17乃至図22においてはいずれも上
から順に、シフトレジスタ３に入力されるシフトクロッ
クφ，シフトレジスタ３の各ビットSb7 〜Sb0 の値，監
視対象のモニタ入力信号WDTIN の状態，選択されるモニ
タ状態，モニタ出力信号WDTOUTの状態を示している。図
17は監視対象の信号であるモニタ入力信号WDTIN が正常
な場合の動作状態を示すタイミングチャートである。モ
ニタ入力信号WDTIN の立ち上がりにおいて立ち上がりエ
ッジ検出回路10がそれを検出して ANDゲート71, フリッ
プフロップ11, 12及び ANDゲート64へＨレベルのパルス
信号を出力する。これによりリロードレジスタ２の各ビ
ットRb7 〜Rb5 に保持されている値がリロード回路４に
よりシフトレジスタ３にリロードされてシフトレジスタ
３のビットSb6 にのみ”１”が保持される。なお、この
図17及び以下の図18乃至図22においてはシフトレジスタ
３に保持される”０”は空白で表してある。また、両フ
リップフロップ11, 12の出力端子Ｑからの出力信号はい
ずれもＨレベルであるとする。従って、第２フリップフ
ロップ12の出力端子Ｑからの出力信号であるモニタ出力
信号WDTOUTは当初からＨレベルになっている。

【００９５】シフトレジスタ３のビットSb6 にのみ”
１”が保持されることにより、Ｌレベルモニタ状態にな
る。このＬレベルモニタ期間はシフトクロックφにより
シフトレジスタ３の各ビットの保持内容がシフトされて
ビットSb4 に”１”がシフトされるまで継続する。この
Ｌレベルモニタ期間においては、ORゲート61の３入力の
いずれかに”１”が入力されるのでその出力は”１”と
なって ANDゲート63に入力される。 ANDゲート63の他の
２入力はモニタ入力信号WDTIN 及びシフトレジスタ３の
ビットSb4 の値であるので、ビットSb4 が”１”になる
までの間はモニタ入力信号WDTIN がＨレベルである正常
な状態であれば ANDゲート63の出力であるＬレベルモニ
タ信号LLEVはＬレベルを維持する。

【００９６】ところで、上述の ANDゲート63の出力は５
入力のORゲート72に入力されているが、他の４入力はOR
ゲート58の出力である長周期モニタ信号LONG,ANDゲート
65の出力であるモニタ出力信号WDTOUT,ANDゲート64の出
力である立ち上がりエッジモニタ信号EDG 及びリセット
信号RST である。

【００９７】これらの各信号の内のリセット信号RST 以
外については、シフトレジスタ３のビットSb4 が”１”
になるまでの期間は以下のようになる。ANDゲート64の
出力である立ち上がりエッジモニタ信号EDG は、 ANDゲ
ート64の一方の入力である立ち上がりエッジ検出回路10
の出力信号には拘わらず、他方の入力であるシフトレジ
スタ３のビットSb4 が”０”であるのでこれが”１”に
なるまではＬレベルを維持する。

【００９８】ANDゲート65の出力であるＬレベルモニタ
信号LLEVは、シフトレジスタ３のビットSb3 〜Sb1 が”
０”であるのでORゲート62の出力がＬレベルを維持する
ため、他の入力には拘わらずＬレベルを維持する。ORゲ
ート58の出力である長周期モニタ信号LONGは、 ANDゲー
ト56, 57にそれぞれ入力されるパターンレジスタ１のビ
ットPb3 及びPb2 の値が”０”であり、また ANDゲート
55に入力されるシフトレジスタ３のビットSb0 が”０”
であるので、Ｌレベルを維持する。

【００９９】従って、ORゲート72の出力もシフトレジス
タ３のビットSb4 が”１”になるまでの期間はＬレベル
を維持するので、両フリップフロップ11, 12はリセット
されることはなく、モニタ出力信号WDTOUTはＨレベルを
維持する。

【０１００】なおこのＬレベルモニタ期間における異常
状態とは、モニタ入力信号WDTIN がＬレベルになること
である。この場合には、 ANDゲート63の負論理入力の内
の一方がＬレベルになって (他方はビットSb4 が”０”
なのでＬレベル) その出力であるＬレベルモニタ信号LL
EVがＨレベルになる。これによりORゲート72からＨレベ
ルの信号が出力されて両フリップフロップ11, 12がリセ
ットされる。

【０１０１】次に、立ち上がりエッジモニタ状態につい
て説明する。シフトレジスタ３の各ビットSb7 〜Sb0 の
値がシフトクロックφによりシフトされて、やがてビッ
トSb4 が”１”になると、立ち上がりエッジモニタの状
態になる。この立ち上がりエッジモニタ期間はビットSb
4 が”１”である期間のみ継続する。この立ち上がりエ
ッジモニタ期間においては、 ANDゲート64の一方の入力
にはシフトレジスタ３のビットSb4 が保持する”１”が
入力され、モニタ入力信号WDTIN に立ち上がりエッジが
無い正常な状態では他方の入力である立ち上がりエッジ
検出回路10の出力信号はＬレベルを維持するので、 AND
ゲート64の出力である立ち上がりエッジモニタ信号EDG
はＬレベルを維持する。

【０１０２】なお他の信号に関しては、Ｈレベルモニタ
信号HLEV及び長周期モニタ信号LONGは上述のＬレベルモ
ニタ期間と同様である。また、 ANDゲート63の出力信号
であるＬレベルモニタ信号LLEVは、ORゲート61への３入
力であるシフトレジスタ３のビットSb7, Sb6, Sb5 の値
がいずれも”０”になるためORゲート61の出力がＬレベ
ルとなり、従ってＬレベルを維持する。しかしこの立ち
上がりエッジモニタ期間において異常が発生した場合、
即ちモニタ入力信号WDTIN に立ち上がりエッジが発生し
た場合には、 ANDゲート64に立ち上がりエッジ検出回路
10からＨレベルのパルス信号が与えられる。これにより
ANDゲート64の出力信号である立ち上がりエッジモニタ
信号EDG はＨレベルになり、これがORゲート72を介して
両フリップフロップ11, 12をリセットする。従って、第
２フリップフロップ12の出力端子Ｑからの出力信号であ
るモニタ出力信号WDTOUTがＬレベルに転じて異常発生を
知らせる。

【０１０３】次に、シフトレジスタ３の各ビットSb7 〜
Sb0 の値がシフトクロックφによりシフトされてビット
Sb3 またはSb2 が”１”になると、Ｈレベルモニタの状
態になる。この立ち上がりＨレベルモニタ期間はビット
Sb1 が”１”になるまで継続する。このＨレベルモニタ
期間においては、 ANDゲート65の第１入力にはORゲート
62の出力が入力されるが、このORゲート62の入力である
シフトレジスタ３のビットSb3, Sb2, Sb1 のいずれか
が”１”であるのでORゲート62の出力はＨレベルを維持
する。また ANDゲート65の第２入力はモニタ入力信号WD
TIN であるが、正常時にはＬレベルに転じている。 AND
ゲート65の第３入力であるシフトレジスタ３のビットSb
4 は”０”である。更に、 ANDゲート65の第４入力であ
るORゲート54から出力されるリロード許可信号REL は、
ANDゲート52, 53の一方の入力であるパターンレジスタ
１のビットPb3, Pb2のいずれかが”０”であるためそれ
らの出力の内の一方がＬレベルを維持するので、Ｌレベ
ルを維持する。

【０１０４】従って、 ANDゲート65の出力であるＨレベ
ルモニタ信号HLEVはＬレベルを維持する。他の信号に関
しては、Ｌレベルモニタ信号LLEV及び長周期モニタ信号
LONGは上述の立ち上がりエッジモニタ期間と同様であ
る。立ち上がりエッジモニタ信号EDG は、 ANDゲート64
への入力であるシフトレジスタ３のビットSb4 が”０”
になるためＬレベルを維持する。

【０１０５】しかしこのＨレベルモニタ期間において異
常が発生した場合、即ちモニタ入力信号WDTIN が正常な
周期よりも早くＨレベルになった場合には、 ANDゲート
65の第２入力がＨレベルになる。これにより ANDゲート
65の出力であるＨレベルモニタ信号HLEVがＨレベルにな
り、これがORゲート72を介して両フリップフロップ11,
12をリセットする。従って、第２フリップフロップ12の
出力端子Ｑからの出力信号であるモニタ出力信号WDTOUT
がＬレベルに転じて異常発生を知らせる。

【０１０６】そして、シフトレジスタ３のビットSb1
が”１”になると、リロード許可信号REL が発生されて
リロード可能期間になる。このリロード可能期間はビッ
トSb1が”１”である間のみ継続する。具体的には、シ
フトレジスタ３のビットSb1 が”１”になると、これが
入力されている ANDゲート51の他方の入力にはパターン
レジスタ１のビットPb1 の値”１”が入力されているの
で、ORゲート54の出力であるリロード許可信号REL がＨ
レベルになる。このリロード許可信号REL は ANDゲート
65の第４入力に入力されているので、 ANDゲート65の出
力であるＨレベルモニタ信号HLEVは他の入力には拘わら
ずＬレベルになる。またこの場合には、他のＬレベルモ
ニタ信号LLEV, 立ち上がりエッジモニタ信号EDG,長周期
モニタ信号LONGもＬレベルを維持するのでリロード可能
期間になる。

【０１０７】なお、上述のリロード可能期間にモニタ入
力信号WDTIN がＨレベルに立ち上がることにより、リロ
ードレジスタ２からシフトレジスタ３へのリロードが行
われる。しかし、リロード可能期間にモニタ入力信号WD
TIN がＨレベルに立ち上がらない異常が発生した場合に
は、シフトレジスタ３が更にシフトされてそのビットSb
0 が”１”になる。これにより ANDゲート55の出力がＨ
レベルになってORゲート58に与えられるので、その出力
信号である長周期モニタ信号LONGもＨレベルになり、こ
れがORゲート72を介して両フリップフロップ11, 12をリ
セットする。従って、第２フリップフロップ12の出力端
子Ｑからの出力信号であるモニタ出力信号WDTOUTがＬレ
ベルに転じて異常発生を知らせる。

【０１０８】なお、後述する如く、異常検出により第２
フリップフロップ12の出力端子Ｑから出力されるモニタ
出力信号WDTOUTがＬレベルに転じた場合には、第２フリ
ップフロップ12の反転出力端子#Qから出力されるＨレベ
ルの信号がORゲート54に与えられるので、その出力信号
であるリロード許可信号REL は強制的にＨレベルにな
る。この場合、モニタ入力信号WDTIN がＨレベルに立ち
上がれば直ちにリロードレジスタ２からシフトレジスタ
３へのリロードが実行される。

【０１０９】次に、異常検出時の動作についてそれぞれ
の際のタイミングチャートを参照して具体的に説明す
る。なお以下の説明では、モニタ入力信号WDTIN のＨレ
ベル幅が１クロック以上で３クロック以下、Ｌレベル幅
が２クロック以上で３クロック以下である場合を正常と
している。

【０１１０】既に明らかなように、検出対象の異常状態
は以下の４種類である。 (1) Ｈレベルパルス幅が所定幅より短い場合（図18参
照) Ｌレベルモニタ期間において検出され、Ｌレベルモニタ
信号LLEVがＨレベルになる。 (2) Ｈレベルパルス幅が所定幅より長い場合（図19参
照) Ｈレベルモニタ期間において検出され、Ｈレベルモニタ
信号HLEVがＨレベルになる。

【０１１１】(3) Ｌレベルパルス幅が所定幅より短い場
合（図20，図21参照) 立ち上がりエッジモニタ期間において検出され、立上が
りエッジモニタ信号EDG がＨレベルになるか、またはＨ
レベルモニタ期間において検出され、Ｈレベルモニタ信
号HLEVがＨレベルになる。 (4) Ｌレベルパルス幅が所定幅より長い場合（図22参
照) 長周期モニタ期間において検出され、長周期モニタ信号
LONGがＨレベルになる。

【０１１２】まず、図18は(1) のＨレベルパルス幅が所
定幅より短い場合の異常状態がＬレベルモニタ期間にお
いて検出される動作を説明するためのタイミングチャー
トである。ここでは、シフトレジスタ３のビットSb5
が”１”である間にモニタ入力信号WDTIN がＬレベルに
なる異常状態、換言すればモニタ入力信号WDTIN のＨレ
ベル幅が所定幅より短い異常状態が検出される。

【０１１３】モニタ入力信号WDTIN の立ち上がりにおい
て立ち上がりエッジ検出回路10がそれを検出すると、前
述の如く、リロードレジスタ２の各ビットRb7 〜Rb5 に
保持されている値がリロード回路４によりシフトレジス
タ３にリロードされてシフトレジスタ３のビットSb6 に
のみ”１”が保持される。そして、 ANDゲート63, 64,
65及びORゲート54, 58からの出力信号はいずれもＬレベ
ルであることも前述の通りである。また、第２フリップ
フロップ12の出力端子Ｑからの出力信号であるモニタ出
力信号WDTOUTは当初からＨレベルになっているものとす
る。

【０１１４】このような状態において、モニタ入力信号
WDTIN が正常な周期よりも早くＬレベルになると、 AND
ゲート63の負論理入力の内の一つがＬレベルになる。こ
れにより ANDゲート63の出力であるＬレベルモニタ信号
LLEVがＨレベルに転じ、これがORゲート72を介して両フ
リップフロップ11, 12をリセットするので、モニタ出力
信号WDTOUTがＬレベルに転じて異常発生を知らせる。

【０１１５】次に、図19は(2) のＨレベルパルス幅が所
定幅より長い場合の異常状態がＨレベルモニタ期間にお
いて検出される動作を説明するためのタイミングチャー
トである。ここでは、シフトレジスタ３のビットSb3
が”１”になってもモニタ入力信号WDTIN がＬレベルに
ならない異常状態、換言すればモニタ入力信号WDTIN の
Ｈレベル幅が所定幅より長い異常状態が検出される。

【０１１６】シフトレジスタ３のビットSb3 が”１”に
なるまでは正常であったとする。シフトレジスタ３のビ
ットSb3 が”１”になり、この時点でなお ANDゲート65
の第２入力に入力されているモニタ入力信号WDTIN がＨ
レベルであれば ANDゲート65の出力信号であるＨレベル
モニタ信号HLEVはＨレベルに転じる。これがORゲート72
を介して両フリップフロップ11, 12をリセットするの
で、モニタ出力信号WDTOUTはＬレベルに転じて異常発生
を知らせる。

【０１１７】図20は(3) のＬレベルパルス幅が所定幅よ
り短い場合の異常状態が立ち上がりエッジモニタ期間に
おいて検出される動作を説明するためのタイミングチャ
ートである。ここでは、シフトレジスタ３のビットSb4
が”１”においてモニタ入力信号WDTIN が一旦立ち下が
ったものの直ちに再度立ち上がった異常状態、換言すれ
ばモニタ入力信号WDTIN のＬレベル幅が所定幅より短い
異常状態が検出される。

【０１１８】シフトレジスタ３のビットSb4 が”１”で
ある期間にモニタ入力信号WDTIN が一旦立ち下がったも
のの直ちに再度立ち上がると、立ち上がりエッジ検出回
路10からＨレベルのパルス信号が出力されて ANDゲート
64に入力される。これにより、 ANDゲート64の出力信号
である立ち上がりエッジモニタ信号EDG は一瞬ではある
がＨレベルになる。これがORゲート72を介して両フリッ
プフロップ11, 12をリセットするので、モニタ出力信号
WDTOUTはＬレベルに転じて異常発生を知らせる。

【０１１９】図21は(4) のＬレベルルス幅が所定幅より
短い場合の異常状態がＨレベルモニタ期間において検出
される動作を説明するためのタイミングチャートであ
る。ここでは、シフトレジスタ３のビットSb3 が”１”
である期間においてモニタ入力信号WDTIN がＨレベルに
立ち上がった異常状態、換言すればモニタ入力信号WDTI
N のＬレベル幅が所定幅より短い場合が検出される。

【０１２０】シフトレジスタ３のビットSb3 が”１”に
なるまでは正常であったとする。シフトレジスタ３のビ
ットSb3 が”１”である期間においては ANDゲート65の
第２入力に入力されているモニタ入力信号WDTIN は正常
時にはＬレベルであるが、これがＨレベルになる異常が
発生すると ANDゲート65の出力信号であるＨレベルモニ
タ信号HLEVはＨレベルに転じる。これがORゲート72を介
して両フリップフロップ11, 12をリセットするので、モ
ニタ出力信号WDTOUTはＬレベルに転じて異常発生を知ら
せる。

【０１２１】図22は(4) のＬレベルルス幅が所定幅より
短い場合の異常状態が長周期モニタ期間において検出さ
れる動作を説明するためのタイミングチャートである。
ここでは、シフトレジスタ３のビットSb1 が”１”であ
る期間においてモニタ入力信号WDTIN がＨレベルに立ち
上がらずにシフトレジスタ３がリロードされない異常状
態が検出される。

【０１２２】シフトレジスタ３のビットSb1 が”１”に
なるまでは正常であったとする。シフトレジスタ３のビ
ットSb1 が”１”である期間にモニタ入力信号WDTIN が
立ち上がらなかった場合にはORゲート54の出力信号であ
るリロード許可信号REL が出力されないので、シフトレ
ジスタ３の各ビットは更にシフトされてビットSb0 が”
１”になる。このシフトレジスタ３のビットSb0 が保持
する”１”は ANDゲート55に入力されているので、その
出力信号である長周期モニタ信号LONGがＨレベルに転じ
る。これがORゲート72を介して両フリップフロップ11,
12をリセットするので、モニタ出力信号WDTOUTはＬレベ
ルに転じて異常発生を知らせる。

【０１２３】以上の第６の実施例では、モニタ入力信号
WDTIN のＨレベル幅が１クロック以上で３クロック以
下、Ｌレベル幅が２クロック以上で３クロック以下であ
る場合を正常としているが、本発明のウォッチドッグタ
イマではこれらの正常時のモニタ入力信号WDTIN のＨレ
ベル，Ｌレベルの幅を変更することが可能である。以下
に図面を参照して具体的に説明する。

【０１２４】既に前述の説明からも明らかではあるが、
リロードレジスタ２の各ビットの設定値を変更すること
によりモニタ入力信号WDTIN のＨレベルパルス幅のモニ
タ期間の長さ、具体的には対応するシフトクロックφの
クロック数を変更することが出来る。たとえば図23の模
式図に示されているように、リロードレジスタ２の各ビ
ットRb7 〜Rb4 の設定値を”1000” (16進表示で”8
H”) とし、パターンレジスタ１の各ビットPb3 〜Pb0
の設定値を前述の場合と同様に”0010”(2H)とした場合
には、図24のタイミングチャートに示されているよう
に、シフトレジスタ３のビットSb7 〜Sb4 までの４クロ
ック分にＬレベルモニタ期間が延長される。

【０１２５】即ち、図23に示されているようにリロード
レジスタ２のビットRb7 に”１”が設定されている場合
には、これがシフトレジスタ３にリロードされた時点で
シフトレジスタ３のビットSb7 に”１”が保持されるの
で、シフトレジスタ３のビットSb7 〜Sb4 が”１”を保
持するシフトクロックφの４クロック分の期間がＬレベ
ルモニタ期間になる。逆に、たとえばリロードレジスタ
２の設定値を”0010”(2H)とすれば、Ｌレベルモニタ期
間はシフトレジスタ３のビットSb5 〜Sb4 が”１”を保
持するシフトクロックφの２クロック分の期間がＬレベ
ルモニタ期間になる。

【０１２６】また、パターンレジスタ１の各ビットのPb
3 〜Pb0 の設定値を変更することにより、モニタ入力信
号WDTIN のＨレベルモニタ期間を変更することが出来
る。たとえば図25の模式図に示されているように、パタ
ーンレジスタ１の各ビットPb3〜Pb0 の設定値を”010
0”(4H)とし、リロードレジスタ２の各ビットRb7 〜Rb4
の設定値を前述の図16に示されている場合と同様に”
0100”(4H)とした場合には、図26のタイミングチャート
に示されているように、シフトレジスタ３のビットSb3,
Sb2の２クロック分にＨレベルモニタ期間が短縮され
る。

【０１２７】即ち、図25に示されているようにパターン
レジスタ１のビットPb2 に”１”が設定されている場合
には、シフトレジスタ３のビットSb2 に”１”がシフト
された時点で ANDゲート52の両入力が”１”になるので
Ｈレベルのリロード許可信号REL が出力されてリロード
可能期間になる。従って、Ｈレベルモニタ期間がこの時
点で終了するので、シフトクロックφの１クロック分の
期間のみがＨレベルモニタ期間になる。

【０１２８】以上のように本発明のウォッチドッグタイ
マでは、パターンレジスタ１の設定値を変更することに
よりＨレベルモニタ期間を変更することが可能になり、
またリロードレジスタ２の設定値を変更することにより
Ｌレベルモニタ期間を変更することが可能になる。

【０１２９】また、リロードレジスタ２の各ビットPb3
〜Pb0 に”１”を２ビット連続して設定することによ
り、モニタ入力信号WDTIN の立ち上がりエッジモニタ期
間及びリロード可能期間を延長することが出来る。たと
えば図27の模式図に示されているように、リロードレジ
スタ２の各ビットRb7 〜Rb4 の設定値を”0110”(6H)と
し、パターンレジスタ１の各ビットPb3 〜P04 の設定値
を前述の図16に示されている場合と同様に”0010”(2H)
とした場合には、図28のタイミングチャートに示されて
いるように、立ち上がりエッジモニタ期間が２クロック
間に、リロード可能期間が２クロック間にそれぞれ延長
される。

【０１３０】即ち、図27に示されているようにリロード
レジスタ２のビットRb6 及びRb5 に”１”が設定されて
いる場合には、これがシフトレジスタ３にリロードされ
た時点でシフトレジスタ３のビットSb6 及びSb5 に”
１”が保持されるので、次のシフトクロックφにより１
ビットシフトするとビットSb4 に”１”が保持され、更
に次のシフトクロックφにより１ビットシフトしてもビ
ットSb4 に”１”が保持されている。従って、このシフ
トクロックφの２クロック分に亙って立ち上がりエッジ
モニタ期間が継続する。また、図27に示されているよう
にパターンレジスタ１のビットPb1 に”１”が設定され
ている場合には、シフトレジスタ３のビットSb1 に”
１”がシフトされた時点で ANDゲート52の両入力が”
１”になるのでＨレベルのリロード許可信号REL が出力
されてリロード可能期間になり、更に次のシフトクロッ
クφにより１ビットシフトしてもビットSb1 に”１”が
保持された状態が継続するので、シフトクロックφの２
クロック分に亙ってリロード可能期間が継続する。

【０１３１】以上のように本発明のウォッチドッグタイ
マの第６の実施例では、監視対象の信号のパルス幅及び
周期の正常値、更にそれぞれの共犯位をプログラマブル
に設定することが可能である。

【０１３２】なお、上記第６の実施例ではシフトレジス
タ３を８ビット構成としているが、よりビット数の多い
シフトレジスタ，パターンレジスタ及びリロードレジス
タを使用することにより、更に柔軟で多様な設定が可能
になる。

【０１３３】〔実施例７〕上記第６の実施例では、Ｌレ
ベルモニタ期間の開始タイミングがリロードレジスタ２
からシフトレジスタ３へのリロードのタイミングであ
り、これは必ずしもシフトクロックφの周期とは同期し
ていない。従って、Ｌレベルモニタ期間が厳密には一定
時間にはならないという問題がある。

【０１３４】図29は上述のような問題を解決するための
本発明のウォッチドッグタイマの第７の実施例の構成例
を示す回路図である。具体的には、モニタ入力信号WDTI
N のＨレベルへの立ち上がりに同期して立ち上がりエッ
ジ検出回路10から出力されるパルス信号によりクロック
φの発生手段であるクロック発生器22を初期化するよう
に構成されている。それ以外の部分の構成は図14に示さ
れている第６の実施例の構成と同様であるので説明は省
略する。なお本第７の実施例では図29に示されているよ
うに、リロード許可手段50は ANDゲート51, 52, 53, OR
ゲート54にて構成されており、監視パターン変更手段60
は ANDゲート55, 56, 57, ORゲート58, 61, 62,ANDゲー
ト63, 64, 65にて構成されている。

【０１３５】図29に示されている本発明のウォッチドッ
グタイマの第７の実施例の動作について、図30のタイミ
ングチャートを参照して説明する。なお、パターンレジ
スタ１及びリロードレジスタ２の各ビットの設定は図16
に示されている第６の実施例の場合と同一とする。従っ
て、この図30のタイミングチャートに示されている動作
は図16に示されている第６の実施例の動作と基本的には
同一である。

【０１３６】モニタ入力信号WDTIN がＨレベルに転じる
と立ち上がりエッジ検出回路10からＨレベルのパルス信
号が出力されてリロードレジスタ２の内容がシフトレジ
スタ３にリロードされ、Ｌレベルモニタ期間が開始され
る。これと同時にクロック発生器22が初期化されてクロ
ックφはその時点で立ち上がりエッジとなる。従って、
この図29に示されている構成の第７の実施例ではＬレベ
ルモニタ期間がクロックφと同期して開始されるので、
その期間がクロックφの周期に対応して一意に決定され
る。

【０１３７】〔実施例８〕また、上記第６，第７の実施
例では、パターンレジスタ１のいずれのビットに”１”
を設定するかにより、Ｈレベルモニタ期間の幅を決定し
ているが、パターンレジスタ１を削除してＨレベルモニ
タ期間の幅を固定する代わりに、シフトレジスタ３に与
えられているシフトクロックφを分周器23によりプログ
ラマブルに変更可能にすることにより、第６，第７の実
施例と同様の機能を実現することが出来る。

【０１３８】図31はそのような本発明のウォッチドッグ
タイマの第８の実施例の構成例を示す回路図である。具
体的には、前述の図29に示されている第７の実施例と同
様のクロック発生器22から出力されるクロックφを分周
器23に与えて数段階に分周させ、その内のいずれか一つ
のクロックをシフトレジスタ３にシフトクロックとして
与える。また、パターンレジスタ１は備えられておら
ず、ORゲート54は２入力であり、シフトレジスタ３のビ
ットSb1 及び第２フリップフロップ12の反転出力端子#Q
が接続されている。このORゲート54の出力信号がリロー
ド許可信号REL であることは第６, 第７の実施例と同様
である。更に、 ANDゲート55も２入力であり、一方の負
論理の入力にはシフトレジスタ３のビットSb1 が、他方
の入力にはビットSb0 がそれぞれ接続されている。そし
て、この ANDゲート55の出力が長周期モニタ信号LONGと
してORゲート72に入力されている。それ以外の構成は図
29に示されている第７の実施例と同様であるので、説明
は省略する。

【０１３９】換言すれば、この第８の実施例では前述の
第６, 第７の実施例で備えられている任意の値が設定可
能な監視パターン設定手段としてのパターンレジスタ１
を備えない代わりに、ORゲート54と ANDゲート55とで構
成される回路によりＨレベルモニタ期間の幅を固定して
いる。なお本発明第８の実施例では図31に示されている
ように、リロード許可手段50はORゲート54にて構成され
ており、監視パターン変更手段60は ANDゲート55, ORゲ
ート61, 62,ANDゲート63, 64, 65にて構成されている。

【０１４０】図31に示されている本発明のウォッチドッ
グタイマの第８の実施例の動作について、図32及び図33
のタイミングチャートを参照して説明する。図32に示さ
れているタイミングチャートでは、リロードレジスタ２
の各ビットRb7 〜Rb4 の設定値を前述の図23に示されて
いる場合と同様に”0100(4H)”としてある。従って、こ
の図32のタイミングチャートに示されている動作は図24
に示されているタイミングチャートに示されている動作
と基本的には同一である。

【０１４１】一方、図33に示されているタイミングチャ
ートでは、リロードレジスタ２の各ビットRb7 〜Rb4 の
設定値を前述の図16に示されている場合と同様に”0010
(2H)”としてある。そして、分周器23によりシフトクロ
ックφを図32のタイミングチャートに示されている場合
に比して長周期としてある。従って、これらの図32及び
図33のタイミングチャートに示されている動作は図17に
示されているタイミングチャートに示されている動作と
基本的には同一である。

【０１４２】ところで、リロードレジスタ２の設定値が
シフトレジスタ３へリロードされた時点で、図32ではシ
フトレジスタ３のビットSb7 に、図33ではシフトレジス
タ３のビットSb6 に”１”がそれぞれ設定される。この
ため、図33では図32に比して最初のＬレベルモニタ期間
が１クロック分短くなる。しかし、図33では図32に比し
てシフトクロックφの周期が長いので、Ｈレベルモニタ
期間が実質的には双方とも同一になっている。そして、
Ｌレベルモニタ期間に関しては、両者のクロック数は同
一になるので、図33では図32に比してシフトクロックφ
の周期が長い分だけ延長される。

【０１４３】このように、図31に示されている構成の第
８の実施例では、パターンレジスタ１及びそれに関連す
る回路を削除しても、リロードレジスタ２の設定値を適
宜に選択することにより、Ｈレベルモニタ期間は同一の
ままでＨレベルモニタ期間のみを延長することが可能に
なる。

【０１４４】〔実施例９〕また、図34は図29に示されて
いる第７の実施例と同様に、シフトクロックφを初期化
するために、分周器23に立ち上がりエッジ検出回路10の
Ｈレベルのパルス信号を与えるようにした第９の実施例
の構成を示す回路図である。このような図34に示されて
いる本発明のウォッチドッグタイマの第９の実施例の構
成により、クロックφに同期したより正確なモニタを行
うことが可能になる。なお本発明第９の実施例では図34
に示されているように、リロード許可手段50はORゲート
54にて構成されており、監視パターン変更手段60は AND
ゲート55, ORゲート61, 62,ANDゲート63, 64, 65にて構
成されている。

【０１４５】〔実施例10〕図35は本発明のウォッチドッ
グタイマの第10の実施例の構成を示す回路図である。前
述の図１に示されている第１の実施例と同様に前述の第
６の実施例では、シフトレジスタ３にリロードレジスタ
２からどのようなデータ、換言すれば誤ったデータがリ
ロードされてもそのデータに従って動作する。しかし、
たとえばリロードレジスタ２からシフトレジスタ３にリ
ロードされたデータの全ビットがアクティブ（”１”）
であるか、または全ビットが非アクティブ（”０”）で
あるような場合には正常なモニタ動作が行われなくな
る。

【０１４６】このような事情から、図35に示されている
第10の実施例では、前述の図３に示されている第２の実
施例と同様に、リロードレジスタ２からシフトレジスタ
３にリロードされるデータの全ビットがアクティブであ
る場合、または全ビットが非アクティブである場合にそ
れを検出して割り込み信号を発生する機能、即ち全ビッ
ト同一検出回路44が付加されている。具体的には、図35
に示されているように、全ビット同一検出回路44にはシ
フトレジスタ３のビットSb7, Sb6, Sb5 が接続されてい
る。なお、全ビット同一検出回路44の具体的な構成は前
述の図４に示されている構成と基本的には同一の構成で
あり、図36に示されているようなシフトレジスタ３のビ
ットSb7, Sb6, Sb5 を入力とする３入力の排他的 NORゲ
ート441 にて構成されている。

【０１４７】なお本第10の実施例では図35に示されてい
るように、リロード許可手段50は ANDゲート51, 52, 5
3, ORゲート54にて構成されており、監視パターン変更
手段60は ANDゲート55, 56, 57, ORゲート58, 61, 62,A
NDゲート63, 64, 65にて構成されている。

【０１４８】このような図35に示されている本発明のウ
ォッチドッグタイマの第10の実施例では、リロードレジ
スタ２からシフトレジスタ３のビットSb7, Sb6, Sb5 の
全てにに”１”が書き込まれた場合、または”０”が書
き込まれた場合には、全ビット同一検出回路44の排他的
NORゲート441 からＨレベルの信号 (全ビット同一デー
タ不良割り込み信号) が出力される。従って、排他的 N
ORゲート441 からＨレベルの信号が出力された場合には
適宜の処理、たとえばリロードレジスタ２に再度データ
を書き込む等の処理を行なえばよい。

【０１４９】図37は第10の実施例の更に他の構成例を示
す回路図である。この例では、前述の図35に示されてい
るのと同様に構成された全ビット同一検出回路44にリロ
ードレジスタ２のビットRb7, Rb6, Rb5 が接続されてい
る。このような図37に示されている本発明のウォッチド
ッグタイマの第10の実施例の他の構成例では、リロード
レジスタ２からシフトレジスタ３にリロードされるべき
データとしてリロードレジスタ２のビットRb7, Rb6, Rb
5 の全てに”１”が書き込まれた場合、または”０”が
書き込まれた場合には、全ビット同一検出回路44の排他
的 NORゲート441 からＨレベルの割り込み信号 (全ビッ
ト同一データ不良割り込み信号)INT1 が出力される。

【０１５０】以上のように、本発明のウォッチドッグタ
イマの第10の実施例では、図36に示されているような全
ビット同一検出回路44を図35または図37に示されている
ように接続することにより、リロードレジスタ２からシ
フトレジスタ３にリロードされるデータの全ビットが”
１”になった場合、または全ビットが”０”になった場
合にそれを検出することが可能になる。

【０１５１】〔実施例11〕図38は本発明のウォッチドッ
グタイマの第11の実施例の構成例を示す回路図である。

【０１５２】本発明のウォッチドッグタイマの第11の実
施例では、シフトレジスタ３のビットSb4 に”１”が書
き込まれている場合に、ビットSb7, Sb6の少なくとも一
方に”１”があるか否かを検出して割り込み信号を発生
するように構成されている。これは、シフトレジスタ３
のビットSb4 に”１”がある期間においては前述の如
く、リード等の動作が許可されるが、その期間が異常に
長い場合にそれを検出ことを目的としている。

【０１５３】図38に示されている第11の実施例の構成で
は、図14に示されている第６の実施例の構成に参照符号
45にて示されているアクティブデータ不良検出回路が付
加されている。このアクティブデータ不良検出回路45
は、前述の第３の実施例の図６に示されている構成と基
本的には同一構成であり、シフトレジスタ３のビットSb
7, Sb6を入力するORゲート454 と、このORゲート454 の
出力とシフトレジスタ３のビットSb4 とが入力に接続さ
れたNANDゲート452 と、このNANDゲート452 の出力を反
転出力するインバータ453 とで構成されている。

【０１５４】このような構成の第11の実施例では、前述
の第３の実施例と同様に、シフトレジスタ３のビットSb
4 に”１”が書き込まれているにも拘わらずビットSb7
またはSb6 にも”１”が書き込まれているような場合に
はアクティブデータ不良検出回路45のORゲート454 の出
力が”１”になる。これにより、NANDゲート452 の両入
力は共に”１”になってその出力が”０”になるので、
インバータ453 の出力、即ちアクティブデータ不良検出
回路45の出力 (アクティブデータ不良割り込み信号)INT
2 がＨレベルになる。

【０１５５】このように本発明のウォッチドッグタイマ
の第11の実施例では、シフトレジスタ３のビットSb4
に”１”がある状態でビットSb7, Sb6にも”１”がある
状態、換言すればモニタ動作の１周期の間に２回以上の
リロード可能期間が設定されるようなデータがシフトレ
ジスタ３に書き込まれたような場合にそれらの不具合を
検出することが可能になる。

【０１５６】〔実施例12〕次に、本発明のウォッチドッ
グタイマの第12の実施例について、その構成例を示す図
39の回路図を参照して説明する。

【０１５７】本発明のウォッチドッグタイマの第12の実
施例では、前述の図14に示されている第６の実施例にお
いて、リロードレジスタ２からシフトレジスタ３にアク
ティブデータ、即ちデータ”１”が全くリロードされな
いような不具合を検出する機能を備えている。

【０１５８】具体的には、図39に示されている回路では
図14に示されている回路に参照符号47にて示されている
全ビット非アクティブデータ不良検出回路が付加されて
いる。この全ビット非アクティブデータ不良検出回路47
にはシフトレジスタ３の全ビットSb7 〜Sb0 が接続され
ており、一例として図40の回路図に示されているような
全入力が負論理である ANDゲート471 にて構成されてい
る。

【０１５９】このような図39に示されている本発明のウ
ォッチドッグタイマの第12の実施例では、リロードレジ
スタ２からシフトレジスタ３の全ビットSb7 〜Sb0 に”
０”がリロードされた場合には全ビット非アクティブデ
ータ不良検出回路47の ANDゲート471 からＨレベルの信
号 (全ビット非アクティブデータ不良割り込み信号)INT
3 が出力される。他の動作は図14に示されている第６の
実施例と同様である。

【０１６０】従って、全ビット非アクティブデータ不良
検出回路47からＨレベルの信号が出力された場合には適
宜の処理、たとえばリロードレジスタ２に再度データを
書き込む等の処理を行なえばよい。

【０１６１】なお図39及び図40では、シフトレジスタ３
の全ビットSb7 〜Sb0 の値を全ビット非アクティブデー
タ不良検出回路47で調べるように構成している。しか
し、シフトレジスタ３のビットSb4 〜Sb0 にはリロード
レジスタ２の”０”に固定されているビットRb4 から”
０”がリロードされるので、シフトレジスタ３のビット
Sb7, Sb6, Sb5 の３ビットの値のみを全ビット非アクテ
ィブデータ不良検出回路47で調べるようにしてもよい。

【０１６２】図41は第12の実施例の更に他の構成例を示
す回路図である。この例では、前述の図40と同様に構成
された全ビット非アクティブデータ不良検出回路47にリ
ロードレジスタ２の全ビットRb7 〜Rb4 が接続されてい
る。

【０１６３】このような図41に示されている本発明のウ
ォッチドッグタイマの第12の実施例の他の構成例では、
シフトレジスタ３にリロードされるべきデータとしてリ
ロードレジスタ２の全ビットRb7 〜Rb4 に”０”が書き
込まれた場合 (但し、正常な状態ではビットRb4 は”
０”に固定されている) には、全ビット非アクティブデ
ータ不良検出回路47の ANDゲート471 から”１”レベル
の信号 (全ビット非アクティブデータ不良割り込み信
号)INT3 が出力される。

【０１６４】なお図41では、リロードレジスタ２の全ビ
ットRb7 〜Rb4 の値を全ビット非アクティブデータ不良
検出回路47で調べるように構成している。しかし、リロ
ードレジスタ２のビットSb4 は”０”に固定されている
ので、リロードレジスタ２のビットRb7, Rb6, Rb5 の３
ビットの値のみを全ビット非アクティブデータ不良検出
回路47で調べるようにしてもよい。

【０１６５】以上のように、本発明のウォッチドッグタ
イマの第12の実施例では、図39または図41に示されてい
る構成により、リロードレジスタ２からシフトレジスタ
３にリロードされるデータの全ビットに”０”が書き込
まれた場合にそれを検出することが可能になる。

【０１６６】〔実施例13〕ところで、前述の図14に示さ
れている本発明のウォッチドッグタイマの第６の実施例
では２段のフリップフロップ11, 12を使用することによ
り、一旦異常が検出された後にモニタ入力信号WDTIN の
Ｈレベルへの立ち上がりが２回あるまで異常が検出され
ない場合にのみモニタ出力信号WDTOUTが正常状態に復帰
するように構成されている。しかし、たとえば図42の回
路図に示されているような構成を採ることにより、異常
検出後の復帰までの時間を任意に設定可能にすることが
可能である。以下、そのような本発明のウォッチドッグ
タイマの第13の実施例について図面を参照して説明す
る。

【０１６７】図42に示されている第13の実施例では、D-
フリップフロップを３段 (それぞれを第１, 第２, 第３
フリップフロップとすると共に、参照符号を順に101, 1
02,103 とする) 備え、更に２ビット (それぞれをNb1,
Nb0とする) の正常出力確認回数レジスタ100 及び４個
の２入力 ANDゲート111 〜114 を備えている。なお、 A
NDゲート111 及び113 は一方の入力が正論理、他方の入
力が負論理である。

【０１６８】具体的な回路構成は以下の如くである。各
ANDゲート111 〜114 の一方の入力にはORゲート72の出
力が接続され、 ANDゲート111 の他方の負論理入力及び
ANDゲート112 の他方の入力には正常出力確認回数レジ
スタ100 のNb1 が接続されている。また、 ANDゲート11
3 の他方の負論理入力及び ANDゲート114 の他方の入力
には正常出力確認回数レジスタ100 のNb0 が接続されて
いる。

【０１６９】そして、 ANDゲート111 の出力が第１フリ
ップフロップ101 のリセット端子Ｒに、 ANDゲート112
の出力が第１フリップフロップ101 のセット端子Ｓにそ
れぞれ接続され、 ANDゲート113 の出力が第２フリップ
フロップ102 のリセット端子Ｒに、 ANDゲート114 の出
力が第１フリップフロップ101 のセット端子Ｓにそれぞ
れ接続されている。なお、第３フリップフロップ103 は
ORゲート72の出力に接続されたリセット端子Ｒのみを有
している。上述以外の他の部分の構成は図14に示されて
いる第６の実施例の構成と同様であるので説明は省略す
る。

【０１７０】次に、図42に示されている第13の実施例の
動作について説明する。図43のタイミングチャートに示
されているように、正常出力確認回数レジスタ100 の各
ビットNb1, Nb0に”00”が設定されている場合、ORゲー
ト72の出力信号であるモニタ出力信号WDTOUTが正常なＬ
レベルである間はいずれの ANDゲート111 〜114 の出力
もＬレベルを維持するので、第１フリップフロップ101
及び第２フリップフロップ102 はセットもリセットもさ
れない。また第３フリップフロップ103 もリセットされ
ることはない。

【０１７１】異常状態が発生するとORゲート72の出力信
号であるモニタ出力信号WDTOUTはＨレベルに転じるの
で、 ANDゲート111 及び113 の出力がＨレベルになって
第１フリップフロップ101 及び第２フリップフロップ10
2 はリセットされる。また同時に第３フリップフロップ
103 もリセットされて前述の第６の実施例同様にORゲー
ト54の出力信号であるリロード許可信号REL がＨレベル
に転じる。

【０１７２】この後、異常状態の発生無しにモニタ入力
信号WDTIN がＨレベルに立ち上がると、第１フリップフ
ロップ101 がトリガされてその出力端子Ｑからの出力の
みがＨレベルに転じる。そして、異常状態の発生無しに
再度モニタ入力信号WDTIN がＨレベルに立ち上がると、
今度は第２フリップフロップ102 がトリガされてその出
力端子Ｑからの出力もＨレベルに転じる。最後に、異常
状態の発生無しにもう一度モニタ入力信号WDTIN がＨレ
ベルに立ち上がると、今度は第３フリップフロップ103
がトリガされてその出力端子Ｑからの出力もＨレベルに
転じる。

【０１７３】このように、図42に示されている構成の第
13の実施例では、正常出力確認回数レジスタ100 に”0
0”を設定した場合には、異常状態発生後に再度異常状
態が発生しないままにモニタ入力信号WDTIN のＨレベル
への立ち上がりが３回発生すれば、モニタ出力信号WDTO
UTも正常に復帰する。

【０１７４】図44は正常出力確認回数レジスタ100 の各
ビットNb1, Nb0に”10”が設定された場合の動作状態を
示すタイミングチャートである。この図44に示されてい
る例では、ORゲート72の出力信号が異常発生により最初
にＨレベルに転じた場合に、第２フリップフロップ102
及び第３フリップフロップ103 は上述の場合と同様にリ
セットされるが、 ANDゲート111 の出力はＬレベルを維
持するので第１フリップフロップ101 はリセットされな
い。従って、第２フリップフロップ102 のD-入力端子に
はその時点から第１フリップフロップ101の出力端子Ｑ
から出力されているＨレベルが与えられているので、次
の (２回目の) モニタ入力信号WDTIN のＨレベルへの立
ち上がりで第３フリップフロップ103 の出力端子Ｑから
の出力信号であるモニタ出力信号WDTOUTがＨレベルに復
帰する。

【０１７５】図43は正常出力確認回数レジスタ100 の各
ビットNb1, Nb0に”11”が設定された場合の動作状態を
示すタイミングチャートである。この図43に示されてい
る例では、ORゲート72の出力信号が異常発生により最初
にＨレベルに転じた場合に、第３フリップフロップ103
は上述の場合と同様にリセットされるが、 ANDゲート11
1 及び112 の出力がいずれもＬレベルを維持するので第
１フリップフロップ101 及び第２フリップフロップ102
は共にリセットされない。従って、第３フリップフロッ
プ103 のD-入力端子にはその時点から第２フリップフロ
ップ102 の出力端子ＱからのＨレベルが与えられている
ので、その直後 (１回目) のモニタ入力信号WDTIN のＨ
レベルへの立ち上がりで第３フリップフロップ103 の出
力端子Ｑからの出力信号であるモニタ出力信号WDTOUTが
Ｈレベルに復帰する。

【０１７６】〔実施例14〕以上の第６乃至第13の実施例
ではウォッチドッグタイマ用の信号波形をモニタしてい
るが、他にたとえば二つの命令の実行状態をモニタする
ことにより、二つのプログラムタスクで別々の命令を実
行する場合にタスク相互の干渉無しに両タスクのタイミ
ング, 実行速度等を監視することも可能である。図46の
回路図にそのような二つの命令の実行状態を監視するた
めの第14の実施例の回路構成例を示す。

【０１７７】図46に示されている回路は、図14に示され
ている第６の実施例の構成と基本的には同一の回路であ
るので、図14の回路図と同一または相当する部分には同
一の参照符号を付与し、異なる部分についてのみ説明す
る。

【０１７８】図46に示されている回路では、図14に示さ
れている回路のORゲート61が削除されており、立ち上が
りエッジ検出回路10の代わりに第１命令デコーダ81が、
ORゲート62の代わりに６入力のORゲート62a が、 ANDゲ
ート63の代わりに２入力の ANDゲート63a が、 ANDゲー
ト64の代わりに２入力の ANDゲート64a が、 ANDゲート
65の代わりに４入力の ANDゲート65が備えられている。
更に、第２命令デコーダ82, ORゲート83,ANDゲート84,
85, D-フリップフロップ86が図14の回路には備えられて
いないが図46の回路図には備えられている。

【０１７９】第１命令デコーダ81は図14に示されている
回路図の立ち上がりエッジ検出回路10と同じ位置に接続
されている。この第１命令デコーダ81は命令１が実行さ
れる場合にそのコードをデコードしてＨレベルのパルス
信号を出力する。第１命令デコーダ81の出力は図14の立
ち上がりエッジ検出回路10の出力と同様に ANDゲート71
及び両フリップフロップ11, 12のT-入力端子に入力され
ている他、ORゲート83の一方の入力と、 ANDゲート64a
の一方の入力と、フリップフロップ86のリセット端子Ｒ
とに接続されている。

【０１８０】第２命令デコーダ82は監視対象の信号が第
１命令デコーダ81と同時に入力されるように接続されて
いる。この第２命令デコーダ82は命令２が実行される場
合にそのコードをデコードしてＨレベルのパルス信号を
出力する。第２命令デコーダ82の出力はORゲート83の他
方の入力と、 ANDゲート84の一方の入力とに接続されて
いる。

【０１８１】ORゲート62a にはシフトレジスタ３のビッ
トSb4 及びSb0 以外の６ビットSb7〜Sb5 及びSb3 〜Sb1
が入力されており、その出力は ANDゲート65a の第１
入力に接続されている。ANDゲート65a の第２入力には
前述のORゲート83の出力が、負論理の第３入力にはORゲ
ート54の出力信号であるリロード許可信号REL が、負論
理の第４入力にはシフトレジスタ３のビットSb4 がそれ
ぞれ接続されており、その出力は異常検出信号S3として
ORゲート72に接続されている。

【０１８２】ANDゲート64a の一方の入力にはシフトレ
ジスタ３のビットSb4 が、他方の入力には前述の如く第
１命令デコーダ81の出力がそれぞれ接続されおり、その
出力は異常検出信号S2としてORゲート72に接続されてい
る。ANDゲート63a の一方の入力にはフリップフロップ8
6の反転出力端子#Qが、他方の入力端子には ANDゲート8
5の出力がそれぞれ接続されており、その出力は異常検
出信号S3としてORゲート72に接続されている。

【０１８３】フリップフロップ86は、D-入力端子に電源
電位 (”１”) が、T-入力端子に ANDゲート84の出力
が、リセット端子Ｒには前述の如く第１命令デコーダ81
の出力がそれぞれ接続されている。ANDゲート84の一方
の入力にはシフトレジスタ３のビットSb4 が、他方の入
力には前述の如く第２命令デコーダ82の出力がそれぞれ
接続されている。また、 ANDゲート85の一方の入力には
シフトレジスタ３のビットPb3 が、負論理の他方の入力
には同じくビットSb4 がそれぞれ接続されている。

【０１８４】図47はシフトレジスタ３の各ビットSb7 〜
Sb0 に”１”が保持されている場合に図46に示されてい
る回路がどのようなモニタ状態を選択されるかを示す模
式図である。なお、図47には対応するパターンレジスタ
１及びリロードレジスタ２のビットも併せて示してあ
る。以下、図46に示されている回路の基本的な動作を、
図47に示されているシフトレジスタ３の各ビットに”
１”がセットされたそれぞれの場合について主として図
14に示されている回路と異なる部分について説明する。

【０１８５】命令１が実行されると第１命令デコーダ81
からＨレベルのパルス信号が出力され、前述の図14に示
されている構成と同様にリロードレジスタ２の設定内容
がシフトレジスタ３へリロードされると共に、第１フリ
ップフロップ11または第２フリップフロップ12にトリガ
がかけられる。また、フリップフロップ86がリセットさ
れてその反転出力端子#QからＨレベルの信号が出力され
る。

【０１８６】この状態でシフトレジスタ３のビットSb7
〜Sb5, Sb3〜Sb1 のいずれかが”１”であり且つビット
Sb4 が”０”である間はORゲート62a の出力、即ち AND
ゲート65a の第１入力がＨレベルに、第４入力がＬレベ
ルになる。この状態で更にリロード許可信号REL がＬレ
ベルであり、且つ命令１または命令２が実行されるとOR
ゲート83の出力、即ち ANDゲート65a の第２入力がＨレ
ベルになるので、その出力である異常検出信号S1もＨレ
ベルになる。これにより両フリップフロップ11, 12がリ
セットされる。

【０１８７】上述の両フリップフロップ11, 12がリセッ
トされる状況は、命令１が実行されている場合に命令２
が不当に実行されたかあるいは再度命令１が不当に実行
された場合、または命令２が実行されている場合に命令
１が不当に実行されたかあるいは再度命令２が不当に実
行された場合である。この場合には第２フリップフロッ
プ12の出力端子Ｑからの出力信号であるモニタ出力信号
WDTOUTがＬレベルになる。

【０１８８】シフトレジスタ３のビットSb4 のみが”
１”になるとそれが ANDゲート65a の負論理の第４入力
に与えられるので、命令１及び命令２のいずれが実行さ
れてもANDゲート65a からの出力信号である異常検出信
号S1がＨレベルになることはない。しかし、このシフト
レジスタ３のビットSb4 が”１”である間には、それが
ANDゲート64a の一方の入力にも与えられている。この
状態で命令１が実行されると第１命令デコーダ81からＨ
レベルのパルス信号が出力されてこれが ANDゲート64a
の他方の入力に与えられるので、その出力信号である異
常検出信号S2もＨレベルとなり、両フリップフロップ1
1, 12がリセットされる。

【０１８９】この両フリップフロップ11, 12がリセット
される状況は、シフトレジスタ３のビットSb4 が”１”
である間に命令１が実行された場合、即ち既に命令１が
実行されているのも拘わらず再度命令１が不当に実行さ
れた場合である。この場合にも第２フリップフロップ12
の出力端子Ｑからの出力信号であるモニタ出力信号WDTO
UTがＬレベルになる。

【０１９０】一方、上述のようなシフトレジスタ３のビ
ットSb4 が”１”である間に命令２が実行されると、 A
NDゲート84の両入力がＨレベルになるのでその出力もＨ
レベルになってフリップフロップ86がトリガされる。こ
れにより、フリップフロップ86の反転出力端子#Qからの
出力信号はＬレベルに転じる。この状態から次のシフト
クロックφによりシフトレジスタ３のビットSb4 が”
０”に、Sb3 が”１”にそれぞれなると ANDゲート85の
両入力がＨレベルになってその出力もＨレベルになるの
で、 ANDゲート63a の両入力がＨレベルになってその出
力信号である異常検出信号S3もＨレベルになる。これに
より両フリップフロップ11, 12はリセットされる。

【０１９１】上述の両フリップフロップ11, 12がリセッ
トされる状況は、シフトレジスタ３のビットSb4 が”
１”である間において命令２が実行されたことがシフト
レジスタ３のビットSb3 が”１”になった時点で検出さ
れた場合である。この場合には第２フリップフロップ12
の出力端子Ｑからの出力信号であモニタ出力信号WDTOUT
がＬレベルになる。

【０１９２】従って、シフトレジスタ３のビットSb4
が”１”である間は、命令２の実行のみが許可される。
そして、その間に命令１が不当に実行された場合にはそ
の監視結果が第２フリップフロップ12の出力信号がＬレ
ベルに転じることにより直ちに知らされると共に、命令
２が実行された否かも監視されており、その結果はシフ
トレジスタ３のビットSb3 が”１”になった時点で第２
フリップフロップ12からの出力信号であるモニタ出力信
号WDTOUTがＬレベルに転じることにより知らされる。

【０１９３】シフトレジスタ３のビットSb3 〜Sb1 の内
の一つが”１”である場合にその”１”を保持している
ビットと対応するパターンレジスタ１のビットPb3 〜Pb
0 のいずれかが”１”になると、両者が入力される AND
ゲート51〜53の内のいずれかの出力がＨレベルになって
ORゲート54の出力信号であるリロード許可信号REL もＨ
レベルになる。このリロード許可信号REL は ANDゲート
65a の負論理の第３入力にも入力されているためにその
出力がＨレベルになることはないので、命令１の実行が
許可される。そして、リロード許可信号REL は ANDゲー
ト71にも入力されているので、この状態で命令１が実行
されれば ANDゲート71の出力がＨレベルになってリロー
ドレジスタ２からシフトレジスタ３へのリロードが行わ
れる。

【０１９４】シフトレジスタ３のビットSb2 〜Sb0 に”
１”がセットされた場合には、そのビットに対応するパ
ターンレジスタ１のビットPb3 〜Pb1 よりLSB 側にの
み”１”がセットされていれば、長周期の異常、即ち命
令１及び命令２のいずれもが所定時間以上に亙って実行
されない異常状態が検出される。

【０１９５】なお本第６の実施例では図14に示されてい
るように、リロード許可手段50は ANDゲート51, 52, 5
3, ORゲート54にて構成されており、監視パターン変更
手段６０はＡＮＤゲート55, 56, 57, ORゲート58, 62
a, ANDゲート63a, 64a, 65a, 84, 85,フリップフロップ
86にて構成されている。

【０１９６】次に、図46に示されている本発明のウォッ
チドッグタイマの第14の実施例の回路の実際の動作の一
例として、図48の模式図に示されているようにパターン
レジスタ１の各ビットPb3, Pb2, Pb1, Pb0に”0010”(2
H)が、リロードレジスタ２の各ビットRb7, Rb6, Rb5, R
b4に”0100”(4H)がそれぞれ設定された場合の動作につ
いて図49のタイミングチャートを参照して説明する。な
お、図49においてはいずれも上から順に、シフトレジス
タ３に入力されるシフトクロックφ，シフトレジスタ３
の各ビットSb7 〜Sb0 の値，監視対象の命令の実行タイ
ミング, 選択されるモニタ期間の種類を示している。

【０１９７】第２フリップフロップ12の出力端子Ｑから
の出力信号であるモニタ出力信号WDTOUTが”１”である
正常な状態においては第２フリップフロップ12の反転出
力端子#QからのＨレベルの出力がORゲート54を介してリ
ロード許可信号REL として出力されているので、命令１
が実行されるとリロードレジスタ２の内容がシフトレジ
スタ３にリロードされ、シフトレジスタ３のビットSb6
のみに”１”がセットされる。これにより、命令１・２
モニタ期間が選択される。

【０１９８】この命令１・２モニタ期間においては、 A
NDゲート65a には負論理の第４入力にシフトレジスタ３
のビットSb4 にセットされた”０”が入力されるのでそ
の出力信号である異常検出信号S1はＬレベルになる。 A
NDゲート64a には同じくシフトレジスタ３のビットSb4
から”０”が入力されるのでその出力信号である異常検
出信号S2はＬレベルになる。 ANDゲート63a の一方の入
力にはリセットされたフリップフロップ86の反転出力端
子#QのＨレベル出力が入力されるが、他方の入力にはシ
フトレジスタ３のビットSb3 にセットされた”０”によ
りＬレベルになる ANDゲート85の出力が入力されるの
で、その出力信号である異常検出信号S3はＬレベルにな
る。ORゲート58の出力信号である長周期モニタ信号LONG
は、シフトレジスタ３のビットSb3 〜Sb0 の全てに”
０”がセットされたのでＬレベルになる。従って、ORゲ
ート72の出力はＬレベルになって両フリップフロップ1
1, 12はリセットされないので、第２フリップフロップ1
2の出力端子Ｑからの出力信号であるモニタ出力信号WDT
OUTはＨレベルを維持する。

【０１９９】次のシフトクロックφのシフトレジスタ３
への入力によりシフトレジスタ３のビットSb5 のみが”
１”になるが、ビットSb6 及びSb5 のいずれか一方のみ
が”１”である間は前述のように命令１・２モニタ期間
であり、命令２が不当に実行されるか、あるいは命令１
が不当に再実行される異常状態を検出すると両フリップ
フロップ11, 12がリセットされ、モニタ出力信号WDTOUT
はＬレベルに転じて異常発生を知らせる。

【０２００】次のシフトクロックφによりシフトレジス
タ３のビットSb4 のみが”１”になるが、この状態では
命令１モニタ状態が選択される。この命令１モニタ期間
においては、命令１が不当に再実行された場合にのみ両
フリップフロップ11, 12がリセットされてモニタ出力信
号WDTOUTがＬレベルに転じる。また同時に、このシフト
レジスタ３のビットSb4 のみが”１”である命令１モニ
タ期間においては命令２が実行されても両フリップフロ
ップ11, 12がリセットされることはなく、その実行が許
可される。そして、命令２が実行された場合には ANDゲ
ート84の両入力が”１”になるのでフリップフロップ86
がトリガされてその反転出力端子#Qからの出力信号はＬ
レベルになり、命令２が実行されなかった場合にはフリ
ップフロップ86の反転出力端子#Qからの出力信号はＨレ
ベルを維持する。

【０２０１】次のシフトクロックφによりシフトレジス
タ３のビットSb3 のみが”１”になるが、この状態では
命令１・２モニタ状態が選択される。この命令１・２モ
ニタ期間においては、 ANDゲート85の一方の入力にはシ
フトレジスタ３のビットSb3が保持する”１”が、他方
の負論理入力にはビットSb4 が保持する”０”がそれぞ
れ入力されるのでその出力が”１”になる。従って、シ
フトレジスタ３のビットSb4 のみが”１”であった間に
命令２が実行されていなければ ANDゲート63a の両入
力が”１”になるのでその出力信号である異常検出信号
S3がＨレベルになる。これにより、両フリップフロップ
11, 12がリセットされるのでモニタ出力信号WDTOUTがＬ
レベルになって命令２が実行されなかったことを知らせ
る。

【０２０２】シフトレジスタ３のビットSb4 のみが”
１”であった間に命令２が実行されていればフリップフ
ロップ86の反転出力端子#Qからの出力信号はＬレベルに
なっているので、 ANDゲート63a の出力信号である異常
検出信号S3はＬレベルを維持し、モニタ出力信号WDTOUT
もＨレベルを維持する。

【０２０３】また、上述のシフトレジスタ３のビットSb
3 のみが”１”である間及びビットSb2 のみが”１”で
ある間は、命令１または命令２のいずれかが実行される
とORゲート83の出力がＨレベルになって ANDゲート65a
の出力信号である異常検出信号S1もＨレベルになるの
で、両フリップフロップ11, 12がリセットされる。これ
によりモニタ出力信号WDTOUTがＬレベルに転じて命令１
または命令２が不当に実行されたことを知らせる。

【０２０４】やがてシフトレジスタ３のビットSb1 のみ
が”１”になると、命令２モニタ状態が選択される。こ
の命令２モニタ期間においては、パターンレジスタ１の
ビットPb3 も”１”であるので ANDゲート51の両入力
が”１”になってその出力がＨレベルになる。これによ
り、ORゲート54の出力であるリロード許可信号REL がＨ
レベルになるので、命令１の実行が許可される。

【０２０５】またこのシフトレジスタ３のビットSb1 の
みが”１”である間において命令１が実行されるまでの
間、換言すればシフトレジスタ３がリロードされるまで
の間において命令２が実行されると、 ANDゲート56a の
出力がＨレベルになって両フリップフロップ11, 12がリ
セットされる。これによりモニタ出力信号WDTOUTがＬレ
ベルになって命令２の不当な実行があったことを知らせ
る。

【０２０６】〔実施例15〕図50は本発明のウォッチドッ
グタイマの第15の実施例の構成例を示す回路図であり、
上述の図46に示されている第14の実施例の回路を、図29
に示されている第７の実施例と同様に、クロック発生器
22を立ち上がりエッジ検出回路10から出力されるＨレベ
ルのパルス信号、即ち命令１が実行されて第１命令デコ
ーダ81によりデコードされた時点でリセットすることに
より、リロードレジスタ２からシフトレジスタ30へのリ
ロードとシフトクロックφとを同期させるように構成さ
れている。

【０２０７】〔実施例16〕図51は本発明のウォッチドッ
グタイマの第16の実施例の構成例を示す回路図であり、
前述の図46に示されている第14の実施例の回路を、図31
に示されている第８の実施例と同様に、シフトクロック
φの分周回路23を備えるように構成している。この図51
に示されているような構成を採ることにより、図31に示
されている第８の実施例と同様に、基本的な機能を損な
うことなしにパターンレジスタ１及びそれに付随する回
路構成部分を削除することが可能になる。

【０２０８】なお本発明第16の実施例では図51に示され
ているように、リロード許可手段50はORゲート54にて構
成されており、監視パターン変更手段60は ANDゲート5
5, ORゲート62a, ANDゲート63a, 64a, 65a, 84, 85,フ
リップフロップ86にて構成されている。

【０２０９】〔実施例17〕図52は図31に示されている第
８の実施例と同様に、シフトクロックφを初期化するた
めに、分周器23に立ち上がりエッジ検出回路10のＨレベ
ルのパルス信号を与えるようにした第17の実施例の構成
例を示す回路図である。このような図52に示されている
本発明のウォッチドッグタイマの第17の実施例の構成に
より、命令実行を監視対象とする場合にもクロックφに
同期したより正確なモニタを行うことが可能になる。

【０２１０】〔実施例18〕図53は本発明のウォッチドッ
グタイマの第18の実施例の構成を示す回路図である。前
述の図14に示されている第７の実施例と同様に上述の図
46に示されている第14の実施例では、シフトレジスタ３
にリロードレジスタ２からどのようなデータ、換言すれ
ば誤ったデータがリロードされてもそのデータに従って
動作する。しかし、たとえばリロードレジスタ２からシ
フトレジスタ３にリロードされたデータの全ビットがア
クティブ（”１”）であるか、または全ビットが非アク
ティブ（”０”）であるような場合には正常なモニタ動
作が行われなくなる。

【０２１１】このような事情から、図53に示されている
第18の実施例では、前述の図35に示されている第10の実
施例と同様に、リロードレジスタ２からシフトレジスタ
３にリロードされるデータの全ビットがアクティブであ
る場合、または全ビットが非アクティブである場合にそ
れを検出して割り込み信号を発生する機能、即ち全ビッ
ト同一検出回路44が付加されている。

【０２１２】具体的には、図53に示されているように、
全ビット同一検出回路44にはシフトレジスタ３のビット
Sb7, Sb6, Sb5 が接続されている。なお、全ビット同一
検出回路44の構成は図36の回路図と同様であり、また他
の構成及び動作は図46に示されている第14の実施例と同
様であるので省略する。

【０２１３】このような図53に示されている本発明のウ
ォッチドッグタイマの第18の実施例の構成例では、リロ
ードレジスタ２からシフトレジスタ３のビットSb7, Sb
6, Sb5 の全てにに”１”が書き込まれた場合、また
は”０”が書き込まれた場合には、全ビット同一検出回
路44の排他的 NORゲート441 からＨレベルの信号 (全ビ
ット同一データ不良割り込み信号)INT1 が出力される。
従って、排他的 NORゲート441 からＨレベルの信号が出
力された場合には適宜の処理、たとえばリロードレジス
タ２に再度データを書き込む等の処理を行なえばよい。

【０２１４】図54は第18の実施例の更に他の構成例を示
す回路図である。この例では、全ビット同一検出回路44
にリロードレジスタ２のビットRb7, Rb6, Rb5 が接続さ
れている。このような図54に示されている本発明のウォ
ッチドッグタイマの第18の実施例の他の構成例では、リ
ロードレジスタ２からシフトレジスタ３にリロードされ
るべきデータとしてリロードレジスタ２のビットRb7, R
b6, Rb5 の全てに”１”が書き込まれた場合、または”
０”が書き込まれた場合には、全ビット同一検出回路44
の排他的 NORゲート441 からＨレベルの割り込み信号
(全ビット同一データ不良割り込み信号)INT1 が出力さ
れる。

【０２１５】以上のように、本発明のウォッチドッグタ
イマの第18の実施例では、前述の第10の実施例の図36に
示されているのと同一構成の全ビット同一検出回路44を
図53または図54に示されているように接続することによ
り、リロードレジスタ２からシフトレジスタ３にリロー
ドされるデータの全ビットが”１”になった場合、また
は全ビットが”０”になった場合にそれを検出すること
が可能になる。

【０２１６】〔実施例19〕図55は本発明のウォッチドッ
グタイマの第19の実施例の構成例を示す回路図である。

【０２１７】本発明のウォッチドッグタイマの第19の実
施例では、前述の第11の実施例と同様に、シフトレジス
タ３のビットSb4 に”１”が書き込まれている場合に、
ビットSb7, Sb6の少なくとも一方に”１”があるか否か
を検出して割り込み信号を発生するように構成されてい
る。これは、シフトレジスタ３のビットSb4 に”１”が
ある期間においては前述の如く、リード等の動作が許可
されるが、その期間が異常に長い場合にそれを検出こと
を目的としている。

【０２１８】図55に示されている第19の実施例の構成で
は、図46に示されている第14の実施例の構成に参照符号
45にて示されているアクティブデータ不良検出回路が付
加されている。このアクティブデータ不良検出回路45
は、前述の第11の実施例の図３８に示されている構成と
同一構成であり、シフトレジスタ３のビットＳｂ７，
Ｓｂ６を入力するORゲート454 と、このORゲート454 の
出力とシフトレジスタ３のビットSb4 とが入力に接続さ
れたNANDゲート452 と、このNANDゲート452 の出力を反
転出力するインバータ453 とで構成されている。

【０２１９】このような構成の第19の実施例では、前述
の第11の実施例と同様に、シフトレジスタ３のビットSb
4 に”１”が書き込まれているにも拘わらずビットSb7
またはSb6 にも”１”が書き込まれているような場合に
はアクティブデータ不良検出回路45のORゲート454 の出
力が”１”になる。これにより、NANDゲート452 の両入
力は共に”１”になってその出力が”０”になるので、
インバータ453 の出力、即ちアクティブデータ不良検出
回路45の出力 (アクティブデータ不良割り込み信号)INT
2 がＨレベルになる。

【０２２０】このように本発明のウォッチドッグタイマ
の第19の実施例では、シフトレジスタ３のビットSb4
に”１”がある状態でビットSb7, Sb6にも”１”がある
状態、換言すればモニタ動作の１周期の間に２回以上の
リロード可能期間が設定されるようなデータがシフトレ
ジスタ３に書き込まれたような場合にそれらの不具合を
検出することが可能になる。

【０２２１】〔実施例20〕次に、本発明のウォッチドッ
グタイマの第20の実施例について、その構成例を示す図
56の回路図を参照して説明する。

【０２２２】本発明のウォッチドッグタイマの第20の実
施例では、前述の図46に示されている第14の実施例にお
いて、リロードレジスタ２からシフトレジスタ３にアク
ティブデータ、即ちデータ”１”が全くリロードされな
いような不具合を検出する機能を備えている。

【０２２３】具体的には、図56に示されている回路では
図46に示されている回路に参照符号47にて示されている
全ビット非アクティブデータ不良検出回路が付加されて
いる。この全ビット非アクティブデータ不良検出回路47
にはシフトレジスタ３の上位３ビットSb7 〜Sb5 が接続
されており、一例として図57の回路図に示されているよ
うな全入力が負論理である ANDゲート472 にて構成され
ている。

【０２２４】このような図56に示されている本発明のウ
ォッチドッグタイマの第20の実施例では、リロードレジ
スタ２からシフトレジスタ３の上位３ビットSb7 〜Sb5
の全てに”０”がリロードされた場合には、全ビット非
アクティブデータ不良検出回路47の ANDゲート472 から
Ｈレベルの信号 (全ビット非アクティブデータ不良割り
込み信号)INT3 が出力される。他の動作は図46に示され
ている第14の実施例と同様である。

【０２２５】従って、全ビット非アクティブデータ不良
検出回路47からＨレベルの信号が出力された場合には適
宜の処理、たとえばリロードレジスタ２に再度データを
書き込む等の処理を行なえばよい。

【０２２６】なお、図56及び図57では、シフトレジスタ
３の上位３ビットSb7 〜Sb5 の値を全ビット非アクティ
ブデータ不良検出回路47で調べるように構成している。
しかし、前述の第12の実施例の図39及び図40に示されて
いるように、シフトレジスタ３の全ビットSb7 〜Sb0 を
全ビット非アクティブデータ不良検出回路47で調べるよ
うにしてもよい。

【０２２７】図58は第20の実施例の更に他の構成例を示
す回路図である。この例では、前述の全ビット非アクテ
ィブデータ不良検出回路47にリロードレジスタ２の上位
３ビットRb7 〜Rb5 が接続されている。このような図58
に示されている本発明のウォッチドッグタイマの第20の
実施例の他の構成例では、シフトレジスタ３にリロード
されるべきデータとしてリロードレジスタ２の上位３ビ
ットRb7 〜Rb5 の全てに”０”が書き込まれた場合 (但
し、正常な状態ではビットRb4 は”０”に固定されてい
る) には、全ビット非アクティブデータ不良検出回路47
の ANDゲート472 から”１”レベルの信号 (全ビット非
アクティブデータ不良割り込み信号)INT3 が出力され
る。

【０２２８】なお図58では、リロードレジスタ２の上位
３ビットRb7 〜Rb5 の値を全ビット非アクティブデータ
不良検出回路47で調べるように構成している。しかし、
リロードレジスタ２の全ビットRb7 〜Rb4 の値を全ビッ
ト非アクティブデータ不良検出回路47で調べるようにし
てもよい。

【０２２９】以上のように、本発明のウォッチドッグタ
イマの第20の実施例では、図56または図58に示されてい
る構成により、リロードレジスタ２からシフトレジスタ
３にリロードされるデータの全ビットに”０”が書き込
まれた場合にそれを検出することが可能になる。

【０２３０】〔実施例21〕図59は上述の各実施例のシフ
トレジスタ３に代えて回転型のシフトレジスタ30を使用
し、このシフトレジスタ30のシフトクロックφの周期を
分周器23により変更するように構成した第21の実施例の
構成を示す回路図である。このような図59に示されてい
る構成を採ることにより、パターンレジスタ１, リロー
ドレジスタ２及びそれらに付随する回路構成部分を削除
することが可能になる。

【０２３１】本発明の第21の実施例では、第１命令デコ
ーダ81の出力は ANDゲート71の一方の入力, ORゲート83
b の一方の入力,ANDゲート92の一方の入力,ANDゲート84
b の一方の入力及びD-フリップフロップ89のリセット端
子Ｒに与えられている。ANDゲート71の他方の入力には
シフトレジスタ30のビットSb5 の値が与えられておりそ
の出力は両フリップフロップ11, 12のT-入力端子に入力
されている。

【０２３２】ORゲート83b の他方の入力には第２命令デ
コーダ82の出力が与えられており、その出力は ANDゲー
ト65b の第４入力に与えられている。ANDゲート92の他
方の入力にはシフトレジスタ30のビットSb1 の値が与え
られており、その出力はORゲート72の入力に与えられて
いる。

【０２３３】ANDゲート84b の他方の入力にはシフトレ
ジスタ30のビットSb5 の値が与えられており、その出力
はD-フリップフロップ86b のT-入力端子に与えられてい
る。フリップフロップ86b のリセット端子Ｒには第２命
令デコーダ82の出力が与えられており、その反転出力端
子#Qは ANDゲート63b の一方の入力に接続されているま
た、フリップフロップ86b のD-入力端子には電源電位
(”１”) が接続されている。なお、 ANDゲート63b の
他方の入力には ANDゲート85b の出力が接続されてお
り、この ANDゲート85b の一方の入力にはシフトレジス
タ30のビットSb4 が、負論理の他方の入力にはシフトレ
ジスタ30のビットSb5 がそれぞれ接続されている。

【０２３４】フリップフロップ89の反転出力端子#Qは A
NDゲート90の一方の入力に接続されているが、そのT-入
力端子には ANDゲート87の出力が接続されている。この
ANDゲート87の両入力には第２命令デコーダ82の出力及
びシフトレジスタ30のビットSb1 が接続されている。ま
た、 ANDゲート90の出力はORゲート72に接続されている
が、その他方の入力には ANDゲート88の出力が接続され
ている。 ANDゲート88の一方の入力にはシフトレジスタ
30のビットSb0 が、負論理の他方の入力にはシフトレジ
スタ30のビットSb1 がそれぞれ接続されている。

【０２３５】ORゲート62b は６入力であり、シフトレジ
スタ30のビットSb5 及びSb1 以外のビットSb7, Sb6, Sb
4, Sb4, Sb3, Sb2, Sb0 がそれぞれ接続されている。な
お、ORゲート72の出力が両フリップフロップ11, 12のリ
セット端子Ｒに接続されていることは前述の各実施例と
同様である。

【０２３６】従って、シフトレジスタ30のビットSb7 及
びSb6 はORゲート62b のみに、ビットSb5 は ANDゲート
91,ANDゲート84b 及び ANDゲート85b に、ビットSb4 は
ORゲート62b 及び ANDゲート85b に、ビットSb3 及びSb
2 はORゲート62b のみに、ビットSb1 は ANDゲート65b,
ANDゲート92,ANDゲート87及び ANDゲート88に、ビット
Sb0 はORゲート62b 及び ANDゲート88にそれぞれ接続さ
れている。

【０２３７】図60は、図59に示されている第21の実施例
の回路がシフトレジスタ３の各ビットSb7 〜Sb0 に”
１”が保持されている場合にどのようなモニタ状態が選
択されるかを示す模式図である。以下、図59に示されて
いる回路の基本的な動作を、図60に示されているシフト
レジスタ３の各ビットに”１”がセットされたそれぞれ
の場合について、主として図14と異なる部分について説
明する。

【０２３８】シフトレジスタ30のビットSb5 またはSb1
のみが”１”である場合に命令１または命令２の実行が
許可される。即ち、シフトレジスタ30のビットSb5 また
はSb1 のみが”１”であれば、両者はORゲート62b には
接続されていないので、両命令が実行されてORゲート83
b の出力がＨレベルになっても ANDゲート65b の出力が
Ｈレベルになることがないためである。ここで、たとえ
ばシフトレジスタ30のビットSb5 のみが”１”である場
合に命令１が実行されると第１命令デコーダ81からＨレ
ベルのパルス信号が出力され、第１フリップフロップ11
または第２フリップフロップ12にトリガがかけられる。
また、フリップフロップ89がリセットされてその反転出
力端子#QからＨレベルの信号が出力される。

【０２３９】また、シフトレジスタ30のビットSb5 また
はSb1 のみが”１”である場合に命令２が実行される
と、フリップフロップ86b がリセットされる。この状態
でシフトレジスタ３のビットSb7, Sb6, Sb4 〜Sb2, Sb0
のいずれかが”１”であり且つビットSb5 及びSb1 が共
に”０”である間はORゲート62b の出力、即ち ANDゲー
ト65b の第１入力がＨレベルに、いずれも負論理の第
２, 第３入力がＬレベルになる。従って、命令１または
命令２が実行されるとORゲート83b の出力、即ち ANDゲ
ート65b の第４入力がＨレベルになるので、その出力も
Ｈレベルになる。これにより両フリップフロップ11, 12
がリセットされる。

【０２４０】上述の両フリップフロップ11, 12がリセッ
トされる状況は、命令１が実行されている場合に命令２
が不当に実行されるかあるいは再度命令１が不当に実行
された場合、または命令２が実行されている場合に命令
１が不当に実行されるかあるいは再度命令２が不当に実
行された場合である。この場合には第２フリップフロッ
プ12の出力端子Ｑからの出力信号であるモニタ出力信号
WDTOUTがＬレベルになる。

【０２４１】シフトレジスタ３のビットSb5 のみが”
１”になるとそれが ANDゲート91の一方の入力に与えら
れる。この状態で命令２が実行されて ANDゲート91の他
方の入力にＨレベルの信号が入力されると、 ANDゲート
91の出力がＨレベルになって両フリップフロップ11, 12
がリセットされる。これにより、第２フリップフロップ
12の出力端子Ｑからのモニタ出力信号WDTOUTがＬレベル
に転じる。このモニタ出力信号WDTOUTがＬレベルに転じ
る状況は、シフトレジスタ３のビットSb5 が”１”であ
る間に命令２が実行された場合、即ち命令１が実行され
ている間に命令２が不当に実行された場合である。

【０２４２】しかし、このシフトレジスタ３のビットSb
5 が”１”である間には、それが ANDゲート84b の一方
の入力及び ANDゲート85b の負論理の一方の入力にも与
えられている。この状態で命令１が実行されると第１命
令デコーダ81からＨレベルのパルス信号が出力され、こ
れが ANDゲート84b の他方の入力に与えられるので、そ
の出力もＨレベルとなり、フリップフロップ86b がトリ
ガされる。

【０２４３】次にシフトレジスタ30がシフトされてビッ
トSb4 のみが”１”になると、 ANDゲート85b の両入力
が”１”になるのでその出力がＨレベルになり、 ANDゲ
ート63b の出力もＨレベルになる。これにより両フリッ
プフロップ11, 12がリセットされてモニタ出力信号WDTO
UTがＬレベルに転じる。

【０２４４】従って、シフトレジスタ30のビットSb5
が”１”である間は、命令２が不当に実行された場合に
はその監視結果が第２フリップフロップ12の出力信号が
Ｌレベルに転じることにより直ちに知らされると共に、
命令１が実行された否かも監視されており、その結果は
シフトレジスタ30のビットSb4 が”１”になった時点で
第２フリップフロップ12からの出力信号であるモニタ出
力信号WDTOUTがＬレベルに転じることにより知らされ
る。

【０２４５】また、上述のシフトレジスタ３のビットSb
1 が”１”である間には、それが ANDゲート87の一方の
入力及び ANDゲート88の負論理の一方の入力にも与えら
れている。この状態で命令２が実行されると第２命令デ
コーダ82からＨレベルのパルス信号が出力され、これが
ANDゲート87の他方の入力に与えられるので、その出力
もＨレベルとなり、フリップフロップ89がトリガされ
る。

【０２４６】次にシフトレジスタ30がシフトされてビッ
トSb0 のみが”１”になると、 ANDゲート88の両入力
が”１”になるのでその出力がＨレベルになり、 ANDゲ
ート90の出力もＨレベルになる。これにより両フリップ
フロップ11, 12がリセットされてモニタ出力信号WDTOUT
がＬレベルに転じる。従って、シフトレジスタ30のビッ
トSb1 が”１”である間は、命令１が不当に実行された
場合にはその監視結果が第２フリップフロップ12の出力
信号であるモニタ出力信号WDTOUTがＬレベルに転じるこ
とにより直ちに知らされると共に、命令２が実行された
否かも監視されており、その結果はシフトレジスタ30の
ビットSb0 が”１”になった時点で第２フリップフロッ
プ12からの出力信号であるモニタ出力信号WDTOUTがＬレ
ベルに転じることにより知らされる。

【０２４７】シフトレジスタ３のビットSb3 〜Sb1 の内
の一つが”１”である場合に、その”１”になっている
ビットと対応するパターンレジスタ１のビットPb3 〜Pb
0 のいずれかが”１”になると、両者が入力される AND
ゲート51〜53の内のいずれかの出力がＨレベルになって
ORゲート54の出力信号であるリロード許可信号REL もＨ
レベルになる。このリロード許可信号REL は ANDゲート
65a の負論理の第３入力にも入力されているためにその
出力がＨレベルになることはないので、命令１の実行が
許可される。そして、リロード許可信号REL は ANDゲー
ト71にも入力されているので、この状態で命令１が実行
されれば ANDゲート71の出力がＨレベルになってリロー
ドレジスタ２からシフトレジスタ３へのリロードが行わ
れる。

【０２４８】シフトレジスタ３のビットSb2 〜Sb0 に”
１”がセットされた場合には、そのビットに対応するパ
ターンレジスタ１のビットPb3 〜Pb1 よりLSB 側にの
み”１”がセットされていれば、長周期の異常、即ち命
令１及び命令２のいずれも実行されない状態が検出され
る。この場合の動作は図14に示されている第６の実施例
の構成の動作と同様であるので、省略する。

【０２４９】なお本第21の実施例では図59に示されてい
るように、監視パターン変更手段60はORゲート62a, 83
b,ANDゲート63b, 65b, 84b, 85b, 87, 88, 90, 91, 92,
フリップフロップ86b, 89 にて構成されている。

【０２５０】次に、図59に示されている第21の実施例の
回路の実際の動作の一例として、シフトレジスタ30の各
ビットSb7 〜Sb0 に”10000000”が、即ち”80H ”が設
定された場合の動作について図61のタイミングチャート
を参照して説明する。なお、図61においてはいずれも上
から順に、シフトレジスタ30に入力されるシフトクロッ
クφ，シフトレジスタ30の各ビットSb7 〜Sb0 の値，監
視対象の命令の実行タイミング, 選択されるモニタ状態
の種類を示している。

【０２５１】シフトレジスタ30のビットSb7 にのみ”
１”が設定されている初期状態においては、命令１・２
モニタ状態が選択される。この命令１・２モニタ期間に
おいては、 ANDゲート65b の負論理の第２, 第３入力に
シフトレジスタ30のビットSb1,Sb5にセットされた”
０”が入力されるのでその出力はＬレベルになる。 AND
ゲート91にはシフトレジスタ30のビットSb5 から”０”
が入力されるのでその出力はＬレベルになる。 ANDゲー
ト92にはシフトレジスタ30のビットSb1 から”０”が入
力されるのでその出力はＬレベルになる。 ANDゲート63
b の一方の入力には、シフトレジスタ30のビットSb4 を
入力とする ANDゲート85b のＬレベル出力が入力される
のでその出力はＬレベルになる。 ANDゲート90の一方の
入力には、シフトレジスタ30のビットSb0 を入力とする
ANDゲート88のＬレベル出力が入力されるのでその出力
はＬレベルになる。

【０２５２】従って、ORゲート72の出力はＬレベルにな
って両フリップフロップ11, 12はリセットされないの
で、第２フリップフロップ12の出力端子Ｑからの出力信
号であるモニタ出力信号WDTOUTはＨレベルを維持する。

【０２５３】次のシフトクロックφのシフトレジスタ30
への入力によりシフトレジスタ30のビットSb6 のみが”
１”になるが、ビットSb7 及びSb6 のいずれか一方のみ
が”１”である間は命令１・２モニタ期間が継続され、
前述のように命令１及び命令２が不当に実行されると両
フリップフロップ11, 12がリセットされてモニタ出力信
号WDTOUTはＬレベルに転じて異常発生を知らせる。

【０２５４】次のシフトクロックφによりシフトレジス
タ30のビットSb5 のみが”１”になるが、この場合には
命令２モニタ状態が選択される。この命令２モニタ期間
においては、命令２が不当に実行された場合にのみ両フ
リップフロップ11, 12がリセットされてモニタ出力信号
WDTOUTがＬレベルに転じる。

【０２５５】また同時に、このシフトレジスタ３のビッ
トSb5 のみが”１”である期間は、命令１が実行されて
も両フリップフロップ11, 12がリセットされることはな
く、その実行が許可される。そして、命令１が実行され
た場合には ANDゲート84b の両入力が”１”になるので
フリップフロップ86b がトリガされてその反転出力端子
#Qからの出力信号はＬレベルになり、命令２が実行され
なかった場合にはフリップフロップ86b の反転出力端子
#Qからの出力信号はＨレベルを維持する。

【０２５６】次のシフトクロックφによりシフトレジス
タ30のビットSb4 のみが”１”になるが、この場合には
命令１・２モニタ状態が選択される。この命令１・２モ
ニタ期間においては、 ANDゲート85b の一方の入力には
ビットSb4 が保持する”１”が、他方の負論理入力には
ビットSb5 が保持する”０”がそれぞれ入力されるので
その出力が”１”になる。従って、ビットSb5 のみが”
１”であった間に命令１が実行されていなければ ANDゲ
ート63b の両入力が”１”になるのでその出力がＨレベ
ルになる。これにより、両フリップフロップ11, 12がリ
セットされるのでモニタ出力信号WDTOUTがＬレベルにな
って命令１が実行されなかったことを知らせる。

【０２５７】シフトレジスタ30のビットSb5 のみが”
１”であった間に命令１が実行されていればフリップフ
ロップ86b の反転出力端子#Qからの出力信号はＬレベル
になっているので、 ANDゲート63b の出力はＬレベルを
維持し、モニタ出力信号WDTOUTもＨレベルを維持する。

【０２５８】以降のシフトクロックφによりシフトレジ
スタ30のビットSb4 〜Sb2 のみが”１”である間は、命
令１・２モニタ期間が継続する。この命令１・２モニタ
期間においては、命令１または命令２のいずれかが実行
されるとORゲート83b の出力がＨレベルになって ANDゲ
ート65b の出力もＨレベルになるので、両フリップフロ
ップ11, 12がリセットされる。これによりモニタ出力信
号WDTOUTがＬレベルに転じて命令１または命令２が不当
に実行されたことを知らせる。

【０２５９】次のシフトクロックφによりシフトレジス
タ30のビットSb1 のみが”１”になるが、この場合には
命令１モニタ状態が選択される。この命令１モニタ期間
においては、命令１が不当に実行された場合にのみ両フ
リップフロップ11, 12がリセットされてモニタ出力信号
WDTOUTがＬレベルに転じる。

【０２６０】また同時に、このシフトレジスタ３のビッ
トSb1 のみが”１”である間は、命令２が実行されても
両フリップフロップ11, 12がリセットされることはな
く、その実行が許可される。そして、命令２が実行され
た場合には ANDゲート87の両入力が”１”になるのでフ
リップフロップ89がトリガされてその反転出力端子#Qか
らの出力信号はＬレベルになり、命令２が実行されなか
った場合にはフリップフロップ89の反転出力端子#Qから
の出力信号はＨレベルを維持する。

【０２６１】次のシフトクロックφによりシフトレジス
タ30のビットSb0 のみが”１”になるが、この場合には
命令１・２モニタ状態が選択される。この命令１・２モ
ニタ期間においては、 ANDゲート88の一方の入力にはビ
ットSb0 が保持する”１”が、他方の負論理入力にはビ
ットSb1 が保持する”０”がそれぞれ入力されるのでそ
の出力が”１”になる。従って、シフトレジスタ３のビ
ットSb0 のみが”１”であった間に命令２が実行されて
いなければ ANDゲート90の両入力が”１”になるのでそ
の出力がＨレベルになる。これにより、両フリップフロ
ップ11, 12がリセットされるのでモニタ出力信号WDTOUT
がＬレベルになって命令２が実行されなかったことを知
らせる。

【０２６２】シフトレジスタ30のビットSb1 のみが”
１”であった間に命令２が実行されていればフリップフ
ロップ89の反転出力端子#Qからの出力信号はＬレベルに
なっているので、 ANDゲート90の出力はＬレベルを維持
し、モニタ出力信号WDTOUTもＨレベルを維持する。

【０２６３】なお、上述の図59に示されている本発明の
ウォッチドッグタイマの第21の実施例では、シフトレジ
スタ30の各ビットに予め任意の値を設定しておく必要が
あるが、たとえばリセット時に所定値が強制的に設定さ
れるように、あるいはプログラムの立ち上がりの際の初
期設定時に設定されるようにすればよい。

【０２６４】

【発明の効果】以上に詳述したように本発明のウォッチ
ドッグタイマによれば、モニタ信号が正常な１周期より
も短い間隔で周期性を有するような異常にも、逆に正常
な１周期よりも長い間隔で周期性を有するような異常に
も対応可能になり、またリロードレジスタからシフトレ
ジスタへのリロード可能期間の長さをも任意に設定する
ことが可能になる。

【０２６５】また監視内容のパターンを任意に設定する
ことが可能であるため、従来の単純な１周期の間隔を検
出するのみのウォッチドッグタイマに比して種々の監視
内容、たとえばＨレベルとＬレベルそれぞれの長／短パ
ルスの周期等をモニタ対象とすることが出来る。

【０２６６】更に、マルチプロセッサシステムにおいて
他の CPUの命令実行の状態をモニタすることも比較的小
さな回路規模で可能となる。

【０２６７】また更に、異常検出状態から正常検出状態
へ復帰する際のモニタ信号の正常な入力の回数を設定す
ることが出来るので、監視対象の信頼性の必要度に応じ
た設定を行うことが可能になる。

【図面の簡単な説明】

【図１】本発明に係るウォッチドッグタイマの基本構成
を有する第１の実施例の構成例を示す回路図である。

【図２】本発明に係るウォッチドッグタイマの第１の実
施例がシフトレジスタの各ビットが保持する値によりど
のようなモニタ動作を行うかを示す模式図である。

【図３】本発明に係るウォッチドッグタイマの第２の実
施例の構成例を示す回路図である。

【図４】本発明に係るウォッチドッグタイマの第２の実
施例の全ビット同一検出回路の具体的な構成例を示す回
路図である。

【図５】本発明に係るウォッチドッグタイマの第２の実
施例の他の構成例を示す回路図である。

【図６】本発明に係るウォッチドッグタイマの第３の実
施例の構成例を示す回路図である。

【図７】本発明に係るウォッチドッグタイマの第３の実
施例のシフトレジスタに設定される不良データの具体例
を示す模式図である。

【図８】本発明に係るウォッチドッグタイマの第３の実
施例のシフトレジスタに設定される不良データの具体例
を示す模式図である。

【図９】本発明に係るウォッチドッグタイマの第３の実
施例において、アクティブデータ不良検出ビット群をシ
フトレジスタの上位４ビットとした場合の構成例を示す
回路図である。

【図１０】本発明に係るウォッチドッグタイマの第４の
実施例の構成例を示す回路図である。

【図１１】本発明に係るウォッチドッグタイマの第４の
実施例の全ビット非アクティブデータ不良検出回路の具
体的構成例を示す回路図。

【図１２】本発明に係るウォッチドッグタイマの第４の
実施例の他の構成例を示す回路図である。

【図１３】本発明に係るウォッチドッグタイマの第５の
実施例の構成例を示す回路図である。

【図１４】本発明に係るウォッチドッグタイマの第６の
実施例の構成例を示す回路図である。

【図１５】本発明に係るウォッチドッグタイマの第６の
実施例がシフトレジスタの各ビットが保持する値により
どのようなモニタ動作を行うかを示す模式図である。

【図１６】本発明に係るウォッチドッグタイマの第６の
実施例において、パターンレジスタの各ビット及びリロ
ードレジスタの各ビットの設定例を示す模式図である。

【図１７】本発明に係るウォッチドッグタイマの第６の
実施例のモニタ入力信号が正常な場合の動作状態を示す
タイミングチャートである。

【図１８】本発明に係るウォッチドッグタイマの第６の
実施例のモニタ入力信号が異常な場合の動作状態を示す
タイミングチャートである。

【図１９】本発明に係るウォッチドッグタイマの第６の
実施例のモニタ入力信号が異常な場合の動作状態を示す
タイミングチャートである。

【図２０】本発明に係るウォッチドッグタイマの第６の
実施例のモニタ入力信号が異常な場合の動作状態を示す
タイミングチャートである。

【図２１】本発明に係るウォッチドッグタイマの第６の
実施例のモニタ入力信号が異常な場合の動作状態を示す
タイミングチャートである。

【図２２】本発明に係るウォッチドッグタイマの第６の
実施例のモニタ入力信号が異常な場合の動作状態を示す
タイミングチャートである。

【図２３】本発明に係るウォッチドッグタイマの第６の
実施例において、パターンレジスタの各ビット及びリロ
ードレジスタの各ビットの他の設定例を示す模式図であ
る。

【図２４】図23に示されているパターンレジスタの各ビ
ット及びリロードレジスタの各ビットの設定例の場合の
本発明に係るウォッチドッグタイマの第６の実施例の動
作状態を示すタイミングチャートである。

【図２５】本発明に係るウォッチドッグタイマの第６の
実施例において、パターンレジスタの各ビット及びリロ
ードレジスタの各ビットの更に他の設定例を示す模式図
である。

【図２６】図25に示されているパターンレジスタの各ビ
ット及びリロードレジスタの各ビットの設定例の場合の
本発明に係るウォッチドッグタイマの第６の実施例の動
作状態を示すタイミングチャートである。

【図２７】本発明に係るウォッチドッグタイマの第６の
実施例において、パターンレジスタの各ビット及びリロ
ードレジスタの各ビットの更に他の設定例を示す模式図
である。

【図２８】図27に示されているパターンレジスタの各ビ
ット及びリロードレジスタの各ビットの設定例の場合の
本発明に係るウォッチドッグタイマの第６の実施例の動
作状態を示すタイミングチャートである。

【図２９】本発明に係るウォッチドッグタイマの第７の
実施例の構成例を示す回路図である。

【図３０】本発明に係るウォッチドッグタイマの第７の
実施例の動作状態を示すタイミングチャートである。

【図３１】本発明に係るウォッチドッグタイマの第８の
実施例の構成例を示す回路図である。

【図３２】本発明に係るウォッチドッグタイマの第８の
実施例の動作状態を示すタイミングチャートである。

【図３３】本発明に係るウォッチドッグタイマの第８の
実施例の動作状態を示すタイミングチャートである。

【図３４】本発明に係るウォッチドッグタイマの第９の
実施例の構成例を示す回路図である。

【図３５】本発明に係るウォッチドッグタイマの第10の
実施例の構成例を示す回路図である。

【図３６】本発明に係るウォッチドッグタイマの第10の
実施例の全ビット同一検出回路の具体的な構成例を示す
回路図である。

【図３７】本発明に係るウォッチドッグタイマの第10の
実施例の他の構成例を示す回路図である。

【図３８】本発明に係るウォッチドッグタイマの第11の
実施例の構成例を示す回路図である。

【図３９】本発明に係るウォッチドッグタイマの第12の
実施例の構成例を示す回路図である。

【図４０】本発明に係るウォッチドッグタイマの第12の
実施例の全ビット非アクティブデータ不良検出回路の具
体的な構成例を示す回路図である。

【図４１】本発明に係るウォッチドッグタイマの第12の
実施例の他の構成例を示す回路図である。

【図４２】本発明に係るウォッチドッグタイマの第13の
実施例の構成例を示す回路図である。

【図４３】本発明に係るウォッチドッグタイマの第13の
実施例の正常出力確認回数レジスタの各ビットに”00”
が設定された場合の動作状態を示すタイミングチャート
である。

【図４４】本発明に係るウォッチドッグタイマの第13の
実施例の正常出力確認回数レジスタの各ビットに”10”
が設定された場合の動作状態を示すタイミングチャート
である。

【図４５】本発明に係るウォッチドッグタイマの第13の
実施例の正常出力確認回数レジスタの各ビットに”11”
が設定された場合の動作状態を示すタイミングチャート
である。

【図４６】本発明に係るウォッチドッグタイマの第３の
発明の第１の実施例の構成例を示す回路図である。

【図４７】本発明に係るウォッチドッグタイマの第14の
実施例がシフトレジスタの各ビットが保持する値により
どのようなモニタ動作を行うかを示す模式図である。

【図４８】本発明に係るウォッチドッグタイマの第14の
実施例においてパターンレジスタの各ビット及びリロー
ドレジスタの各ビットの設定例を示す模式図である。

【図４９】本発明に係るウォッチドッグタイマの第14の
実施例の動作状態を示すタイミングチャートである。

【図５０】本発明に係るウォッチドッグタイマの第15の
実施例の構成例を示す回路図である。

【図５１】本発明に係るウォッチドッグタイマの第16の
実施例の構成例を示す回路図である。

【図５２】本発明に係るウォッチドッグタイマの第17の
実施例の構成例を示す回路図である。

【図５３】本発明に係るウォッチドッグタイマの第18の
実施例の構成例を示す回路図である。

【図５４】本発明に係るウォッチドッグタイマの第18の
実施例の他の構成例を示す回路図である。

【図５５】本発明に係るウォッチドッグタイマの第19の
実施例の構成例を示す回路図である。

【図５６】本発明に係るウォッチドッグタイマの第20の
実施例の構成例を示す回路図である。

【図５７】本発明に係るウォッチドッグタイマの第20の
実施例の全ビット非アクティブデータ不良検出回路の具
体的な構成例を示す回路図である。

【図５８】本発明に係るウォッチドッグタイマの第20の
実施例の他の構成例を示す回路図である。

【図５９】本発明に係るウォッチドッグタイマの第21の
実施例の構成例を示す回路図である。

【図６０】本発明に係るウォッチドッグタイマの第21の
実施例がシフトレジスタの各ビットが保持する値により
どのようなモニタ動作を行うかを示す模式図である。

【図６１】本発明に係るウォッチドッグタイマの第21の
実施例の動作状態を示すタイミングチャートである。

【図６２】従来の一般的なウォッチドッグタイマの構成
を示すブロック図である。

【符号の説明】

１パターンレジスタ２リロードレジスタ３シフトレジスタ４リロード回路５Ｌレベルモニタ信号６立ち上がりエッジモニタ信号７Ｈレベルモニタ信号８長周期モニタ信号９リロード許可信号 10 立ち上がりエッジ検出回路 11 第１フリップフロップ 12 第２フリップフロップ 22 クロック発生器 23 分周器 30 シフトレジスタ 40 リロード許可ビット 41 ANDゲート 42 ANDゲート 43 ANDゲート 44 全ビット同一検出回路 45 アクティブデータ不良検出回路 47 全ビット非アクティブデータ不良検出回路 50 リロード許可手段 60 監視パターン変更手段 100 正常出力確認回数レジスタ 101 第１フリップフロップ 102 第２フリップフロップ 103 第３フリップフロップ

Claims

【特許請求の範囲】

【請求項１】監視対象が正常に動作している場合に所
定の周期で変化するモニタ信号の周期性を検出すること
により前記監視対象が正常に動作しているか否かを監視
するウォッチドッグタイマにおいて、複数ビットを有し、各ビットに初期設定されたデータが
シフトクロック (φ)により各ビット間を順次シフトさ
れるシフトレジスタ(3) と、複数ビットを有し、前記シフトレジスタ(3) に初期設定
されるべきデータを保持すると共に、それをリロード信
号が与えられた場合に前記シフトレジスタ(3)にリロー
ドするリロードレジスタ(2) と、前記シフトレジスタ(3) の所定のビットに位置するデー
タが所定の値である場合にリロード可能期間を設定し、
このリロード可能期間において前記モニタ信号の所定の
状態に応じて発生されるリロード要求信号が与えられた
場合に前記リロード信号を発生するリロード手段(43)
と、前記リロード可能期間以前に前記リロード要求信号が与
えられた場合に第１の異常状態を検出する第１の異常状
態検出手段(42)と、前記リロード要求信号が与えられないままに前記リロー
ド可能期間が経過した場合に第２の異常状態を検出する
第２の異常状態検出手段(41)とを備え、前記シフトレジスタ(3) の前記所定のビットに位置する
所定のデータの連続数を変更することにより、前記リロ
ード可能期間の長さを変更することを可能としてあるこ
とを特徴とするウォッチドッグタイマ。
【請求項２】シフトレジスタ(3) に初期設定されるべ
きデータの全ビットが同一の値であることを検出する手
段(44)を備えたことを特徴とする請求項１に記載のウォ
ッチドッグタイマ。
【請求項３】リロード可能期間が設定される所定の値
がモニタ信号の１周期に断続的に複数含まれるデータ及
び／又は所定のビット数以上連続して含まれるデータが
書き込まれたことを検出する手段(45)を備えたことを特
徴とする請求項１に記載のウォッチドッグタイマ。
【請求項４】リロード手段(43)によりリロード可能期
間が設定される所定の値がシフトレジスタ(3) に初期設
定されるべきデータに含まれていないことを検出する手
段(47)を備えたことを特徴とする請求項１に記載のウォ
ッチドッグタイマ。
【請求項５】リロード手段(43)が発生するリロード信
号により初期化されるシフトクロック発生手段(22)を備
えたことを特徴とする請求項１に記載のウォッチドッグ
タイマ。
【請求項６】監視対象が正常に動作している場合に所
定の周期で変化するモニタ信号(WDTIN) の変化点の周期
性を検出することにより前記監視対象が正常に動作して
いるか否かを監視するウォッチドッグタイマにおいて、複数ビットを有し、各ビットに初期設定されたデータが
シフトクロック (φ)により各ビット間を順次シフトさ
れるシフトレジスタ(3) と、複数ビットを有し、前記シフトレジスタ(3) に初期設定
されるべきデータを保持すると共に、それをリロード信
号が与えられた場合に前記シフトレジスタ(3)にリロー
ドするリロードレジスタ(2) と、前記モニタ信号(WDTIN) の変化点及び変化点間の時間の
パターンを監視パターンとして指定するデータが設定さ
れる監視パターン設定手段(1) と、前記モニタ信号(WDTIN) の監視内容を、前記シフトレジ
スタ(3) の各ビットのデータの値に応じて、前記監視パ
ターン設定手段(1) に設定されている監視パターンの内
容に従って順次変更する監視パターン変更手段(60)と、前記シフトレジスタ(3) の各ビットに位置するデータと
前記監視パターン設定手段(1) の各ビットに保持されて
いるデータとを比較して所定の状態である場合にリロー
ド可能期間を設定するリロード許可手段(50)と、前記リロード許可手段(50)により設定されたリロード可
能期間において前記モニタ信号(WDTIN) が所定の状態に
なった場合に前記リロード信号を発生するリロード手段
(71)と、前記モニタ信号(WDTIN) が前記所定の状態にならないま
まに前記リロード可能期間が経過した場合に所定の信号
を出力する信号出力手段(11, 12)とを備えたことを特徴
とするウォッチドッグタイマ。
【請求項７】監視パターン設定手段(1) は、複数ビッ
トを有し、各ビットに任意の値のデータを設定可能なレ
ジスタで構成されていることを特徴とする請求項６に記
載のウォッチドッグタイマ。
【請求項８】モニタ信号(WDTIN) の変化点に同期して
初期化されるシフトクロック発生手段(22)を備えたこと
を特徴とする請求項６に記載のウォッチドッグタイマ。
【請求項９】監視パターン設定手段(1) は、固定され
た値を発生する回路で構成されており、更に、シフトクロック (φ) の周期を変更するシフトク
ロック周期変更手段(23)を備えたことを特徴とする請求
項６に記載のウォッチドッグタイマ。
【請求項１０】監視パターン設定手段(1) は、固定さ
れた値を発生する回路で構成されており、更に、シフトクロック (φ) の周期を変更するシフトク
ロック周期変更手段(23)と、モニタ信号(WDTIN) の変化点に同期して初期化される前
記シフトクロック発生手段(22)とを備えたことを特徴と
する請求項６に記載のウォッチドッグタイマ。
【請求項１１】シフトレジスタ(3) に初期設定される
べきデータの全ビットが同一の値であることを検出する
手段(44)を備えたことを特徴とする請求項６に記載のウ
ォッチドッグタイマ。
【請求項１２】リロード可能期間が設定される所定の
値がモニタ信号(WDTIN) の１周期に断続的に複数含まれ
るデータ及び／又は所定のビット数以上連続して含まれ
るデータが書き込まれたことを検出する手段(45)を備え
たことを特徴とする請求項６に記載のウォッチドッグタ
イマ。
【請求項１３】リロード手段(71)によりリロード可能
期間が設定される所定の値がシフトレジスタ(3) に初期
設定されるべきデータに含まれていないことを検出する
手段(47)を備えたことを特徴とする請求項６に記載のウ
ォッチドッグタイマ。
【請求項１４】監視対象から出力される周期性を有す
るモニタ信号(WDTIN) を監視し、前記モニタ信号(WDTI
N) の１周期が所定の状態であることが検出された場合
は正常状態として第１の信号を出力し、前記モニタ信号
(WDTIN) の１周期が所定の状態ではないことが検出され
た場合は異常状態として第２の信号を出力するウォッチ
ドッグタイマにおいて、前記モニタ信号(WDTIN) の１周期の開始を検出する正常
入力検出手段(101, 102, 103) と、前記正常入力検出手段の検出回数を設定するレジスタ(1
00) とを備え、前記第２の信号を出力している状態において、前記モニ
タ信号(WDTIN) が所定の状態ではないことが検出されな
い間に前記正常入力検出手段(101, 102, 103)が前記レ
ジスタ(100) に設定されている回数連続して検出動作を
行った場合に前記第１の信号を出力すべくなしてあるこ
とを特徴とするウォッチドッグタイマ。
【請求項１５】正常に動作している場合に所定の周期
で第１の命令を反復実行する監視対象が正常に動作して
いるか否かを監視するウォッチドッグタイマにおいて、複数ビットを有し、各ビットに初期設定されたデータが
シフトクロック (φ)により各ビット間を順次シフトさ
れるシフトレジスタ(3) と、複数ビットを有し、前記シフトレジスタ(3) に初期設定
すべきデータを保持すると共に、それをリロード信号が
与えられた場合に前記シフトレジスタ(3) にリロードす
るリロードレジスタ(2) と、前記監視対象が前記第１の命令を実行する周期、及びそ
の間に第２の命令を実行するタイミングを指定するデー
タが設定される監視パターン設定手段(1) と、監視内容を、前記シフトレジスタ(3) の各ビットデータ
の値に応じて、前記監視パターン設定手段(1) に設定さ
れている監視パターンの内容に従って順次変更する監視
パターン変更手段(60)と、前記シフトレジスタ(3) の各ビットに位置するデータと
前記監視パターン設定手段(1) の各ビットに保持されて
いるデータとを比較して所定の状態である場合にリロー
ド可能期間を設定するリロード許可手段(50)と、前記リロード許可手段(50)により設定されたリロード可
能期間において前記第１の命令が実行された場合に前記
リロード信号を発生するリロード手段(71)と、前記第１の命令が実行されないままに前記リロード可能
期間が経過した場合に所定の信号を出力する信号出力手
段(11, 12)とを備えたことを特徴とするウォッチドッグ
タイマ。
【請求項１６】監視パターン設定手段(1) は、複数ビ
ットを有し、各ビットに任意の値のデータを設定可能な
レジスタで構成されていることを特徴とする請求項１５
に記載のウォッチドッグタイマ。
【請求項１７】モニタ信号(WDTIN) の変化点に同期し
て初期化されるシフトクロック発生手段(22)を備えたこ
とを特徴とする請求項１５に記載のウォッチドッグタイ
マ。
【請求項１８】監視パターン設定手段(1) は、固定さ
れた値を発生する回路で構成されており、更に、シフトクロック (φ) の周期を変更するシフトク
ロック周期変更手段(23)を備えたことを特徴とする請求
項１５に記載のウォッチドッグタイマ。
【請求項１９】監視パターン設定手段(1) は、固定さ
れた値を発生する回路で構成されており、更に、シフトクロック (φ) の周期を変更するシフトク
ロック周期変更手段(23)と、モニタ信号(WDTIN) の変化点に同期して初期化されるシ
フトクロック発生手段(22)とを備えたことを特徴とする
請求項１５に記載のウォッチドッグタイマ。
【請求項２０】シフトレジスタ(3) に初期設定される
べきデータの全ビットが同一の値であることを検出する
手段(44)を備えたことを特徴とする請求項１５に記載の
ウォッチドッグタイマ。
【請求項２１】リロード可能期間が設定される所定の
値がモニタ信号(WDTIN) の１周期に断続的に複数含まれ
るデータ及び／又は所定のビット数以上連続して含まれ
るデータが書き込まれたことを検出する手段(45)を備え
たことを特徴とする請求項１５に記載のウォッチドッグ
タイマ。
【請求項２２】リロード手段(71)によりリロード可能
期間が設定される所定の値がシフトレジスタ(3) に初期
設定されるべきデータに含まれていないことを検出する
手段(47)を備えたことを特徴とする請求項１５に記載の
ウォッチドッグタイマ。
【請求項２３】正常に動作している場合に所定の周期
で第１の命令を反復実行する監視対象が正常に動作して
いるか否かを監視するウォッチドッグタイマにおいて、複数ビットを有し、前記監視対象が前記第１の命令を実
行する周期、及びその間に第２の命令を実行するタイミ
ングを指定するデータが設定され、各ビットに設定され
たデータがシフトクロック (φ) により各ビット間を順
次回転シフトされるシフトレジスタ(3) と、監視内容を、前記シフトレジスタ(3) の各ビットデータ
の値に応じて順次変更する監視パターン変更手段(60)
と、前記シフトクロック (φ) の周期を変更するシフトクロ
ック周期変更手段(23)とを備えたことを特徴とするウォ
ッチドッグタイマ。