JPS58159160A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS58159160A JPS58159160A JP57042094A JP4209482A JPS58159160A JP S58159160 A JPS58159160 A JP S58159160A JP 57042094 A JP57042094 A JP 57042094A JP 4209482 A JP4209482 A JP 4209482A JP S58159160 A JPS58159160 A JP S58159160A
- Authority
- JP
- Japan
- Prior art keywords
- data processing
- memory
- program
- checking
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、自己の動作状態をチェックする念めの機能を
有するデータ処理装置の改良に関する。
有するデータ処理装置の改良に関する。
従来、例えばマイクロコンビ、−夕を使用したデータ処
理装置では、一般に電源の投入時やデータ処理用プログ
ラムの実行中にノｆリティエラー等の異常が発生した場
合、装置を初期化し１チエツク用のプログラムを実行さ
せ、これによりデータ処理用プログラムのチェックを行
なうようにしている。
理装置では、一般に電源の投入時やデータ処理用プログ
ラムの実行中にノｆリティエラー等の異常が発生した場
合、装置を初期化し１チエツク用のプログラムを実行さ
せ、これによりデータ処理用プログラムのチェックを行
なうようにしている。
ところが、仁の種の装置は、上記チェ、り用ゾログラム
を例えばデータ処理用プログラムの１つのサブルーチン
としてデータ処理用プログ−＾ 亀 １１゛偶１４
（−飯 ％＋ｘａ； 瓢−藏 、 智−ｊｌｊき ぜ
６ １うにしている。このため、仮にチェック用プロ
グラムを実行させるためのデータ処理用プログラム中に
エラーが生じていると、チェ、り用ゾログラム會実行で
きなくなったり実行状態が不確実になシ、正しいチェ、
りを行なえなくなる恐れがあった。
を例えばデータ処理用プログラムの１つのサブルーチン
としてデータ処理用プログ−＾ 亀 １１゛偶１４
（−飯 ％＋ｘａ； 瓢−藏 、 智−ｊｌｊき ぜ
６ １うにしている。このため、仮にチェック用プロ
グラムを実行させるためのデータ処理用プログラム中に
エラーが生じていると、チェ、り用ゾログラム會実行で
きなくなったり実行状態が不確実になシ、正しいチェ、
りを行なえなくなる恐れがあった。
本発明の目的は、チェ、り用プログラムをデータ処理用
プログラムから独立させて、データ処理動作にエラーが
生じ九場合に確実にチェック食性ない得るようにし、動
作信頼性の高いデータ処理装置ｔ−提供するととＫある
。
プログラムから独立させて、データ処理動作にエラーが
生じ九場合に確実にチェック食性ない得るようにし、動
作信頼性の高いデータ処理装置ｔ−提供するととＫある
。
本発明は、上記目的を達成するために、チェ、り用グロ
グラムを記憶したメモリをデータ処理用プログラムを記
憶したメモリとは別に設け、電源投入時にはデータ処理
用プログラムｔ−記憶したメモリを選択してデータ処理
用プログラムを実行させ、かつこのデータ処理用プログ
ラムの実行中に異常が生じた場合にはチェック用プログ
ラムを記憶したメモリを選択してチェックを行なうよう
にしたものである。
グラムを記憶したメモリをデータ処理用プログラムを記
憶したメモリとは別に設け、電源投入時にはデータ処理
用プログラムｔ−記憶したメモリを選択してデータ処理
用プログラムを実行させ、かつこのデータ処理用プログ
ラムの実行中に異常が生じた場合にはチェック用プログ
ラムを記憶したメモリを選択してチェックを行なうよう
にしたものである。
第１図は、本発明の一実施例におけるデータ処理装置の
プロ、り構成図である。この装置は、マイクロプロセ、
すからなる中央演算処理部ＣＰＵ １と、データ処理用
およびチェック用の２つのリード・オンリー・メモリＲ
ＯＭ ２ 、３と、これらのＲＯＭＪ、Ｊｉ択一的に動
作可能とするためのメモリ選択回路４と、電源投入検出
回路５と、異常検出信号発生回路６とから構成されてい
る。
プロ、り構成図である。この装置は、マイクロプロセ、
すからなる中央演算処理部ＣＰＵ １と、データ処理用
およびチェック用の２つのリード・オンリー・メモリＲ
ＯＭ ２ 、３と、これらのＲＯＭＪ、Ｊｉ択一的に動
作可能とするためのメモリ選択回路４と、電源投入検出
回路５と、異常検出信号発生回路６とから構成されてい
る。
データ処理用およびチェ、り用の各ＲＯＭ ！ 。
３は、それぞれデータ処理用プログラムおよびチェ、り
用ゾログラムを記憶したもので、第２図（ａ） 、 （
ｂ）に示す如くそれぞ−れ複数のメモリノロツクＲＯＭ
７〜１０Ｍ ＮおよびＲＯＭ １ 、 ＲＯＭ ｊか
ら構成されている。
用ゾログラムを記憶したもので、第２図（ａ） 、 （
ｂ）に示す如くそれぞ−れ複数のメモリノロツクＲＯＭ
７〜１０Ｍ ＮおよびＲＯＭ １ 、 ＲＯＭ ｊか
ら構成されている。
電源投入検出回路５は、例えばコンノ９レータを使用し
、電源電圧値が一定値以上になったとき投入検出信号を
発生するものである。
、電源電圧値が一定値以上になったとき投入検出信号を
発生するものである。
また異常検出信号発生回路６は、データ処理動作中にエ
ラー等が発生しその旨がＣＰＵ Ｊから報知されたり、
あるいはＣｆ’Ｕ Ｊから一定時間おきに到来する確認
信号が途絶える、いわゆるラッテドグタイマエラーが生
じたとき、装置を初期化するための検出信号を発生する
４のである。
ラー等が発生しその旨がＣＰＵ Ｊから報知されたり、
あるいはＣｆ’Ｕ Ｊから一定時間おきに到来する確認
信号が途絶える、いわゆるラッテドグタイマエラーが生
じたとき、装置を初期化するための検出信号を発生する
４のである。
さて、メモリ選択回路４は、前記各ＲＯＭ２゜３のメモ
リノロツクＲＯＭ １〜ＲＯＭＮおよびＲＯＭ ｌＲＯ
Ｍ Ｊにそれぞれ対応して設けられた複数のアドレスデ
コーダ７１〜ＩＮおよび８１，１１２と、第１および第
２のＤ形７す、！フロッグ９１゜９２と、チェ、り用Ｒ
ＯＭ Ｊの電源供給をオンオフ制御する電源供給制御回
路９３とから構成されている。第１のフリ、プフロップ
回路９１ｉｌｔ。
リノロツクＲＯＭ １〜ＲＯＭＮおよびＲＯＭ ｌＲＯ
Ｍ Ｊにそれぞれ対応して設けられた複数のアドレスデ
コーダ７１〜ＩＮおよび８１，１１２と、第１および第
２のＤ形７す、！フロッグ９１゜９２と、チェ、り用Ｒ
ＯＭ Ｊの電源供給をオンオフ制御する電源供給制御回
路９３とから構成されている。第１のフリ、プフロップ
回路９１ｉｌｔ。
（１） 前記電源投入検出回路５から投入検出信号が
供給されたとき、またｔ′１ＣＰＵ１からリセット信号
が供給されたとき、リセットされて前記アドレスデコー
ダｆｌｌｆ動作状懇とするとともにアドレスデコーダ８
１を不動作状態とする。
供給されたとき、またｔ′１ＣＰＵ１からリセット信号
が供給されたとき、リセットされて前記アドレスデコー
ダｆｌｌｆ動作状懇とするとともにアドレスデコーダ８
１を不動作状態とする。
（１１）前記異常検出信号発生回路６から検出信号が供
給されたとき、セットされてアドレスデコーダＦＪｔｌ
−不動作状態とするとともに、アドレスデコーダ８１ｔ
−動作状態とする。
給されたとき、セットされてアドレスデコーダＦＪｔｌ
−不動作状態とするとともに、アドレスデコーダ８１ｔ
−動作状態とする。
からなる切換制御をそれぞれ行なうものである。
一方第２の７リツプフロツプ回路９２は、アドレスデコ
ーダ１３．８２に対し次の各切換制御１４Ｉを行なう。
ーダ１３．８２に対し次の各切換制御１４Ｉを行なう。
（１）を源投入検出回路５から投入検出信号が供給され
たとき、またはＣＰＵ １からリセット信号が供給され
たとき、リセットされてアドレスデコーダ１３を動作状
態とするとともに、アドレスデコーダ８２を不動作状態
とする。
たとき、またはＣＰＵ １からリセット信号が供給され
たとき、リセットされてアドレスデコーダ１３を動作状
態とするとともに、アドレスデコーダ８２を不動作状態
とする。
（ｉｉ） ＣＰＵ １から切換制御用のセット信号が
供給されたとき、アドレスデコーダ７１ｔ−不動作状態
とするとともに、アドレスデコーダ８２會動作状態とす
る。
供給されたとき、アドレスデコーダ７１ｔ−不動作状態
とするとともに、アドレスデコーダ８２會動作状態とす
る。
ｔた、電源供給制御回路９３は、前記異常検比信号発生
回路６から検出信号が発生されたとき、あるいはＣＰＵ
Ｊから第２のフリ、ｆフロツノ９２をセットするため
のセット信号が発生され九ときのみ、チェ、り用ＲＯＭ
３に電源出力を供給するものである。つまり、チェ、
り用ＲＯＭ３の動作時のみ電源出力を供給する。
回路６から検出信号が発生されたとき、あるいはＣＰＵ
Ｊから第２のフリ、ｆフロツノ９２をセットするため
のセット信号が発生され九ときのみ、チェ、り用ＲＯＭ
３に電源出力を供給するものである。つまり、チェ、
り用ＲＯＭ３の動作時のみ電源出力を供給する。
なお、ステータス入力回路９５け、前記電源投入検出回
路５および異常検出信号発生回路６の検出信号発生情報
をステータスによ、ｌ ＣＰＵ １に入力するためのも
のである。
路５および異常検出信号発生回路６の検出信号発生情報
をステータスによ、ｌ ＣＰＵ １に入力するためのも
のである。
次に、以上のように構成された装置の作用を説明する。
先ず、装置を起動するに際し電源（図示せず）を投入す
ると、その旨が電源投入検出回路５で検出されてここか
ら投入検出信号が出力される。そうすると、第１および
第２の各７リツグフロ、プ９１，９２がそれぞれリセッ
トされてアドレスデコーダ７／１ 、７２が動作状態と
なり、この結果データ処理用ＲＯＭ ｊは動作可能状態
となる。一方アドレスデコーダ８１゜８２はそれぞれ不
動作状態となるため、チェック用ＲＯＭ Ｊは不動作状
態となる。したがって、この状態でＣＰＵ １からアド
レス情報が送出されると、データ処理用ＲＯＭ ２のプ
ログラムが順次ＣＰＵ １に読出され、以後このグログ
ラムに従りてデータ処理が行表われる。
ると、その旨が電源投入検出回路５で検出されてここか
ら投入検出信号が出力される。そうすると、第１および
第２の各７リツグフロ、プ９１，９２がそれぞれリセッ
トされてアドレスデコーダ７／１ 、７２が動作状態と
なり、この結果データ処理用ＲＯＭ ｊは動作可能状態
となる。一方アドレスデコーダ８１゜８２はそれぞれ不
動作状態となるため、チェック用ＲＯＭ Ｊは不動作状
態となる。したがって、この状態でＣＰＵ １からアド
レス情報が送出されると、データ処理用ＲＯＭ ２のプ
ログラムが順次ＣＰＵ １に読出され、以後このグログ
ラムに従りてデータ処理が行表われる。
さて、このデータ処理動作中に例えばつ、２テドグタイ
マエラーが発生し、異常検出信号発生回路６から検出信
号が発生されると、＠１の７リツプフロツ！９１がセッ
トされてアドレスデコーダ７１が不動作状態となるとと
もにアドレスデコーダ８１が動作状態となる。またそれ
と同時に、電源供給制御回路９３に検出信号が供給され
、これによりチェック用ＲＯＭ Ｂに電源出力が供給さ
れる。このため、データ処理用ＲＯＭ２のメモリプロ、
りＲＯＭ １は不動作状態となシ、これに代わってチｚ
ｌり用ＲＯＭ ＢのメモリブロックＲＯＭ Ｊが動作状
態となる。つまり、ＣＰＵ１側から見ると、データ処理
用ＲＯＭ ：ｌのメモリブロックＲＯＭ Ｊにチェ、り
用ＲＯＭ Ｊのメモリゾロ、りＲＯＭ １が入れ換わっ
たものとなる。したがりて、以後ＣＰＵ １から初期化
されたアドレス情報が送出されると、チェ、り用ＲＯＭ
３のメモリブロックＲＯＭ Ｉ Ｋ記憶しであるチェ
ック用プログラムがＣＰＵ ＪＫ読出されて、以後この
ゾログラムに従ってチェ、りが行なわれる。このとき、
上記メモリプロ、りＲＯＭ １には、データ処理用ＲＯ
Ｍ ２のメモリプロ、りＲＯＭ ｊ〜ＲＯＭＮに記憶さ
れているノログラムをチェックするためのチェ、クプロ
グラムが記憶しである。したがって、このメモリブロッ
クＲＯＭ １のチェ、クゾロダラムの実行によって、メ
モリブロックＲＯＭ ２〜ＲＯＭ Ｎのデータ処理用グ
ログラムのチェ、りがなされる。
マエラーが発生し、異常検出信号発生回路６から検出信
号が発生されると、＠１の７リツプフロツ！９１がセッ
トされてアドレスデコーダ７１が不動作状態となるとと
もにアドレスデコーダ８１が動作状態となる。またそれ
と同時に、電源供給制御回路９３に検出信号が供給され
、これによりチェック用ＲＯＭ Ｂに電源出力が供給さ
れる。このため、データ処理用ＲＯＭ２のメモリプロ、
りＲＯＭ １は不動作状態となシ、これに代わってチｚ
ｌり用ＲＯＭ ＢのメモリブロックＲＯＭ Ｊが動作状
態となる。つまり、ＣＰＵ１側から見ると、データ処理
用ＲＯＭ ：ｌのメモリブロックＲＯＭ Ｊにチェ、り
用ＲＯＭ Ｊのメモリゾロ、りＲＯＭ １が入れ換わっ
たものとなる。したがりて、以後ＣＰＵ １から初期化
されたアドレス情報が送出されると、チェ、り用ＲＯＭ
３のメモリブロックＲＯＭ Ｉ Ｋ記憶しであるチェ
ック用プログラムがＣＰＵ ＪＫ読出されて、以後この
ゾログラムに従ってチェ、りが行なわれる。このとき、
上記メモリプロ、りＲＯＭ １には、データ処理用ＲＯ
Ｍ ２のメモリプロ、りＲＯＭ ｊ〜ＲＯＭＮに記憶さ
れているノログラムをチェックするためのチェ、クプロ
グラムが記憶しである。したがって、このメモリブロッ
クＲＯＭ １のチェ、クゾロダラムの実行によって、メ
モリブロックＲＯＭ ２〜ＲＯＭ Ｎのデータ処理用グ
ログラムのチェ、りがなされる。
そうして、メモリブロックＲＯＭ ２〜ＲＯＭ Ｎのチ
ェ、りを終了すると、ＣＰＵＪは第１のフリツノフロラ
ｆ９１にリセット信号を出力してリセ、ト状態とすると
とに、！！２の７リツゾ７０゜ゾ９−２にセット信号を
出力してこれをセットする。そうすると、アドレスデコ
ーダ８１に代わってアドレスデコーダ８２が動作状態と
なり、またアドレスデコーダ７１に代わってアドレスデ
コーダ７Ｓが不動作状態となる。したがって、この状態
でＣＰＵ １からアドレス情報が出力されると、チェ、
り用ＲＯＭ ＪのメモリブロックＲＯＭ２に記憶しであ
るチェ、クプログラムがＣＰＵ １に読出され、以後と
のグログラムに従ってデータ処理用ＲＯＭ ｊのデータ
処理用プログラムのチェックが表される。このとき、上
記メモリゾロ、りＲＯＭ Ｊには、データ処理用ＲＯＭ
２のメモリノロ、りＲＯＭ １に記憶しであるプログ
ラムのみをチェックするためのチェックプログラムが記
憶しである。したがって、このチェ、クプログラムの実
行により、データ処理用ＲＯＭ ｊのメモリプロ、りＲ
ＯＭ １のチェックが行なわれる。
ェ、りを終了すると、ＣＰＵＪは第１のフリツノフロラ
ｆ９１にリセット信号を出力してリセ、ト状態とすると
とに、！！２の７リツゾ７０゜ゾ９−２にセット信号を
出力してこれをセットする。そうすると、アドレスデコ
ーダ８１に代わってアドレスデコーダ８２が動作状態と
なり、またアドレスデコーダ７１に代わってアドレスデ
コーダ７Ｓが不動作状態となる。したがって、この状態
でＣＰＵ １からアドレス情報が出力されると、チェ、
り用ＲＯＭ ＪのメモリブロックＲＯＭ２に記憶しであ
るチェ、クプログラムがＣＰＵ １に読出され、以後と
のグログラムに従ってデータ処理用ＲＯＭ ｊのデータ
処理用プログラムのチェックが表される。このとき、上
記メモリゾロ、りＲＯＭ Ｊには、データ処理用ＲＯＭ
２のメモリノロ、りＲＯＭ １に記憶しであるプログ
ラムのみをチェックするためのチェックプログラムが記
憶しである。したがって、このチェ、クプログラムの実
行により、データ処理用ＲＯＭ ｊのメモリプロ、りＲ
ＯＭ １のチェックが行なわれる。
そうして、データ処理用ＲＯＭ ｊのすべてのメモリプ
ロ、りＲＯＭ １〜ＲＯＭ Ｎのチ８．りｔ終了すると
、ＣＰＵ Ｊは異常が発見された場合にはその旨の信号
音発生して使用者に報知し、一方異常が発見されなかっ
た場合には第１および第２のフリ、ゾフロッｆ９１，９
２をリセ、トシてデータ処理用プログラムの実行を再開
する。
ロ、りＲＯＭ １〜ＲＯＭ Ｎのチ８．りｔ終了すると
、ＣＰＵ Ｊは異常が発見された場合にはその旨の信号
音発生して使用者に報知し、一方異常が発見されなかっ
た場合には第１および第２のフリ、ゾフロッｆ９１，９
２をリセ、トシてデータ処理用プログラムの実行を再開
する。
このように、本実施例の装置であれば、ブール処理用プ
ログラムを記憶したＲＯＭ ｊ トチニック用プログラ
ムを記憶したＲＯＭ ３とを別個に設け、これらのＲＯ
Ｍ ｆｔメモリ選択回路４によりいわゆるハード的に切
換えて、異常発生時にのみチェック用ＲＯＭを動作させ
るようｅこしたので、チェ、り用ＲＯＭに故障が生じ難
くなってチェック動作の信頼性を高めることができる。
ログラムを記憶したＲＯＭ ｊ トチニック用プログラ
ムを記憶したＲＯＭ ３とを別個に設け、これらのＲＯ
Ｍ ｆｔメモリ選択回路４によりいわゆるハード的に切
換えて、異常発生時にのみチェック用ＲＯＭを動作させ
るようｅこしたので、チェ、り用ＲＯＭに故障が生じ難
くなってチェック動作の信頼性を高めることができる。
また、チェック用プログラムとｒ−夕処理用グロダラム
とがソウト的にもハード的にも独立しているので、デー
タ処理用プログラムに何ら関係なくチェ、クグロダラム
を実行させることができる。
とがソウト的にもハード的にも独立しているので、デー
タ処理用プログラムに何ら関係なくチェ、クグロダラム
を実行させることができる。
したがって、従来のようにデータ処理用プログラムの不
調によシチェ、り用プログラムを実行できなくなったシ
、実行状態が不正確になるといった不具合は全°く生じ
ない。また本実施例であれは、各ＲＯＭ２．３ｆメモリ
プロ、り化してこれらを適宜切換えるととＫよりナエ、
りを行なったので、データ処理用プログラムを簡易にし
てすべてチェックすることができる。
調によシチェ、り用プログラムを実行できなくなったシ
、実行状態が不正確になるといった不具合は全°く生じ
ない。また本実施例であれは、各ＲＯＭ２．３ｆメモリ
プロ、り化してこれらを適宜切換えるととＫよりナエ、
りを行なったので、データ処理用プログラムを簡易にし
てすべてチェックすることができる。
〔発明の効果〕
不発＃ＪＦｉ、チェ、り用プログラムを記憶したメモリ
をデータ処理用プログラムを記憶したメモリとは別に設
け、これらｔメモリ選択回路により択一的に選択してチ
ェックを行なうようにしたものである。
をデータ処理用プログラムを記憶したメモリとは別に設
け、これらｔメモリ選択回路により択一的に選択してチ
ェックを行なうようにしたものである。
したがって本発明によれば、ｒ−夕処理動作にエラーが
生じ九場合に確実にチェ、りを行ない得て、動作信頼性
の向上をはかシ得るデータ処理装置を提供することがで
きる。
生じ九場合に確実にチェ、りを行ない得て、動作信頼性
の向上をはかシ得るデータ処理装置を提供することがで
きる。
第１図は本発明の一実施例におけるデータ処理装置のブ
ロック構成図、＠２図（ａ） ｌ （ｂ）は同装置にお
けるデータ処理用ＲＯＭおよびチェ、り用ＲＯＭの構成
を示す模式図である。 １・・・ＣＰＵ、！・・・データ処理用ＲＯＭ、Ｊ・・
・チェ、り用ＲＯＭ、４・・・メモリ選択回路、５・・
・電源投入検出回路 ６・・・異常検出信号発生回路。
ロック構成図、＠２図（ａ） ｌ （ｂ）は同装置にお
けるデータ処理用ＲＯＭおよびチェ、り用ＲＯＭの構成
を示す模式図である。 １・・・ＣＰＵ、！・・・データ処理用ＲＯＭ、Ｊ・・
・チェ、り用ＲＯＭ、４・・・メモリ選択回路、５・・
・電源投入検出回路 ６・・・異常検出信号発生回路。
Claims (2)
- （１） 自己の装置の初期化時にチェック用プログラ
ムを実行させて自己の動作状ｇｔｔチェ、りするデータ
処理装置において、電源の投入を検出する電源投入検出
回路と、データ処理中にその動作状態が異常となったと
きに異常検出信号を発生する異常検出信号発生回路と、
データ処理用プログラムを記憶した第１のメモリと、前
記チェック用プログラムを記憶した前記第１のメモリと
は異なる第２のメモリと、前記電源投入検出回路から検
出信号が発生されたとき前記第１のメモリを選択してデ
ータ処理用プログラム金実行せしめるとともに前記異常
検出信号発生回路から異常検出信号が発生・されたとき
前記第２のメモリを選択してチェック用プログラムを実
行させるメモリ選択回路とを具備したことを特徴とする
ｒ−夕処理装置。 - （２） メモリ選択回路は、異常検出信号の発生によ
り第２のメモリを選択するときのみこの第２のメモリに
電源出力を供給するものである特ｉｆｆＭ求の範罪第１
項記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042094A JPS58159160A (ja) | 1982-03-17 | 1982-03-17 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042094A JPS58159160A (ja) | 1982-03-17 | 1982-03-17 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159160A true JPS58159160A (ja) | 1983-09-21 |
| JPS635781B2 JPS635781B2 (ja) | 1988-02-05 |
Family
ID=12626411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042094A Granted JPS58159160A (ja) | 1982-03-17 | 1982-03-17 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272330A (ja) * | 1986-05-21 | 1987-11-26 | Nec Corp | マイクロプロセツサの不良解析回路 |
| JPS6347849A (ja) * | 1986-08-15 | 1988-02-29 | Hitachi Ltd | オンラインテスト方法 |
| JPH02220143A (ja) * | 1989-02-22 | 1990-09-03 | Nec Corp | パーソナルコンピュータシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105148A (en) * | 1977-02-24 | 1978-09-13 | Toshiba Corp | Program selective system |
-
1982
- 1982-03-17 JP JP57042094A patent/JPS58159160A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105148A (en) * | 1977-02-24 | 1978-09-13 | Toshiba Corp | Program selective system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272330A (ja) * | 1986-05-21 | 1987-11-26 | Nec Corp | マイクロプロセツサの不良解析回路 |
| JPS6347849A (ja) * | 1986-08-15 | 1988-02-29 | Hitachi Ltd | オンラインテスト方法 |
| JPH02220143A (ja) * | 1989-02-22 | 1990-09-03 | Nec Corp | パーソナルコンピュータシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635781B2 (ja) | 1988-02-05 |
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