JPH0269844A - メモリのページ切換方式 - Google Patents
メモリのページ切換方式Info
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- JPH0269844A JPH0269844A JP22301188A JP22301188A JPH0269844A JP H0269844 A JPH0269844 A JP H0269844A JP 22301188 A JP22301188 A JP 22301188A JP 22301188 A JP22301188 A JP 22301188A JP H0269844 A JPH0269844 A JP H0269844A
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- memory page
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Links
- 238000000034 method Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RSPISYXLHRIGJD-UHFFFAOYSA-N OOOO Chemical compound OOOO RSPISYXLHRIGJD-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、マイクロプロセッサを応用した計算機システ
ム等に適用されるメモリのページ切換方式に関する。
ム等に適用されるメモリのページ切換方式に関する。
（従来の技術）
マイクロプロセッサを応用した計算機システムにおいて
は、マイクロプロセッサ自身が持つ機能によってアクセ
スするメモリ空間エリアが固定されているため（例えば
８ビツトＣＰＵでは６４にバイト空間、１６ビツトＣＰ
ＵではＩＭバイト空間等）、使用するメモリ空間が増加
した場合にはメモリのページ切換えを行なって対処して
いる。
は、マイクロプロセッサ自身が持つ機能によってアクセ
スするメモリ空間エリアが固定されているため（例えば
８ビツトＣＰＵでは６４にバイト空間、１６ビツトＣＰ
ＵではＩＭバイト空間等）、使用するメモリ空間が増加
した場合にはメモリのページ切換えを行なって対処して
いる。
そして従来のページ切換えは第５図に示す回路を使用し
て行なっていた。なお、第６図はメモリマツプを示し、
番地がｒｃＯＯＯＯ（Ｈ）〜ＦＦＦＦＦ （Ｈ）ＪのＡ
はプログラムエリア、ｒ８００００ （Ｉ（）〜ＢＦＦ
ＦＦ （Ｈ）ＪのＢ−１−Ｂ−ＩＶはメモリページ、ｒ
ｏ ｏ ｏ ｏ 。
て行なっていた。なお、第６図はメモリマツプを示し、
番地がｒｃＯＯＯＯ（Ｈ）〜ＦＦＦＦＦ （Ｈ）ＪのＡ
はプログラムエリア、ｒ８００００ （Ｉ（）〜ＢＦＦ
ＦＦ （Ｈ）ＪのＢ−１−Ｂ−ＩＶはメモリページ、ｒ
ｏ ｏ ｏ ｏ 。
（Ｈ）〜３ＦＦＦＦ （Ｈ）ＪのＣはページ切換え無し
のデータエリア、ｒ４００００ （Ｈ）〜７ＦＦＦＦ
（Ｈ）ＪのＤはＩ１０エリアである。
のデータエリア、ｒ４００００ （Ｈ）〜７ＦＦＦＦ
（Ｈ）ＪのＤはＩ１０エリアである。
この例は１Ｍバイトのメモリ空間を持つ場合を示し、ｒ
８００００ （Ｈ）〜ＢＦＦＦＦ （Ｈ）Ｊ番地の
２５６にバイトをページ切換えによって２５６Ｘ３−７
６８にバイト増加させて４ページとし、全体で１，０２
４にのメモリ空間としている。
８００００ （Ｈ）〜ＢＦＦＦＦ （Ｈ）Ｊ番地の
２５６にバイトをページ切換えによって２５６Ｘ３−７
６８にバイト増加させて４ページとし、全体で１，０２
４にのメモリ空間としている。
従来はアドレスデコード回路１を設け、アドレスバス２
からのアドレスデータに基づいて各ラインにセレクト信
号を出力している。またページ切換回路３を設け、ＣＰ
Ｕからのページ切換制御信号４に５７！づいて１つのラ
インのみをアクティブするようになっている。
からのアドレスデータに基づいて各ラインにセレクト信
号を出力している。またページ切換回路３を設け、ＣＰ
Ｕからのページ切換制御信号４に５７！づいて１つのラ
インのみをアクティブするようになっている。
従ってページ切換回路２がらの出力にょって各メモリペ
ージＢ−１−Ｂ−ＩＶの１つを選択しアクセスすること
になる。
ージＢ−１−Ｂ−ＩＶの１つを選択しアクセスすること
になる。
（発明が解決しようとする課題）
この従来方法ではＣＰＵがページ切換回路３をソフトウ
ェアで制御してページ切換えを行なうためプログラム制
御が煩雑になる問題があった。
ェアで制御してページ切換えを行なうためプログラム制
御が煩雑になる問題があった。
そこで本発明は、プログラムが走行するアドレスに従っ
てページ切換えが自動的に行われ、従ってページ切換え
のためのプログラム制御を不要にできるメモリのページ
切換方式を提供しようとするものである。
てページ切換えが自動的に行われ、従ってページ切換え
のためのプログラム制御を不要にできるメモリのページ
切換方式を提供しようとするものである。
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、アドレス空間及びメモリ空間を互いに対応さ
せて割付け、この割付けられた各メモリ空間をそれぞれ
メモリのページに対応させ、プログラムの走行時そのプ
ログラムの走行アドレスを検出し、その走行アドレス空
間に対応したメモリ空間を自動的に選択してページ選択
を行なうことにある。すなわちプログラムが走行するア
ドレスに従ってページ切換えが自動的に行われることに
なる。
せて割付け、この割付けられた各メモリ空間をそれぞれ
メモリのページに対応させ、プログラムの走行時そのプ
ログラムの走行アドレスを検出し、その走行アドレス空
間に対応したメモリ空間を自動的に選択してページ選択
を行なうことにある。すなわちプログラムが走行するア
ドレスに従ってページ切換えが自動的に行われることに
なる。
（実施例）
以下、本発明の一実施例を図面を参照して説明する。
第１図に示すようにアドレスライン１２を２人力ナンド
ゲート１５．１６の１つの入力端子に接続するとともに
、インバータ１９を介して２人力ナンドゲート１７．１
８の１つの入力端子に接続している。またアドレスライ
ン１１を前記ナントゲート１５．１７の他の入力端子に
接続するとともに、インバータ２０を介して前記ナント
ゲート１６．１８の他の入力端子に接続している。
ゲート１５．１６の１つの入力端子に接続するとともに
、インバータ１９を介して２人力ナンドゲート１７．１
８の１つの入力端子に接続している。またアドレスライ
ン１１を前記ナントゲート１５．１７の他の入力端子に
接続するとともに、インバータ２０を介して前記ナント
ゲート１６．１８の他の入力端子に接続している。
そして前記ナントゲート１５からｒＦＯＯＯＯＪアクセ
ス信号を保持回路２３に供給し、前記ナントゲート１６
からｒＥＯＯＯＯＪアクセス信号を保持回路２３に供給
し、前記ナントゲート１７からｒＤ ００００Ｊアクセ
ス信号を保持回路２３に供給し、前記ナントゲート１８
からｒＣ００００Ｊアクセス信号を保持回路２３に供給
している。
ス信号を保持回路２３に供給し、前記ナントゲート１６
からｒＥＯＯＯＯＪアクセス信号を保持回路２３に供給
し、前記ナントゲート１７からｒＤ ００００Ｊアクセ
ス信号を保持回路２３に供給し、前記ナントゲート１８
からｒＣ００００Ｊアクセス信号を保持回路２３に供給
している。
またアドレスライン１３及び１４とオペコードフェッチ
ライン２２を３人カアンドゲート２１の各入力端子にそ
れぞれ接続している。そしてアドレスライン１３．１４
がｒｌ、ＩＪのときオペコードフェッチライン２２から
オペコードフェッチ信号が入力されるとアンドゲート２
１は前記保持回路２３に保持制御信号２８を供給するよ
うにしている。
ライン２２を３人カアンドゲート２１の各入力端子にそ
れぞれ接続している。そしてアドレスライン１３．１４
がｒｌ、ＩＪのときオペコードフェッチライン２２から
オペコードフェッチ信号が入力されるとアンドゲート２
１は前記保持回路２３に保持制御信号２８を供給するよ
うにしている。
前記保持回路２３はアンドゲート２１からの保持制御信
号２８によって各ナントゲート１５〜１８からの信号を
ラッチしてプログラムの走行アドレスを検出し、その検
出結果に基づいてメモリベージ（Ｉ）のＣＥ（チップ・
イネーブル）信号２４、メモリベージ（■）のＣＥ信号
２５、メモリベージ（ＩＩ）のＣＥ信号２６、メモリベ
ージ（ＩＶ）のＣＥ信号２７を選択的に出力するように
している。すなわち、前記ナントゲート１５からのｒＦ
００００Ｊアクセス信号をラッチしたときにはメモリ
ベージ（１）のＣＥ信号２４を出力し、前記ナントゲー
ト１６からのｒＥ Ｏ０００Ｊアクセス信号をラッチし
たときにはメモリベージ（ｎ）のＣＥ信号２５を出力し
、前記ナントゲート１７からのｒＤＯＯＯＯＪアクセス
信号をラッチしたときにはメモリベージ＜ｍ＞のＣＥ信
号２６を出力し、前記ナントゲート１８からのｒｃＯＯ
ＯＯＪアクセス信号をラッチしたときにはメモリベージ
（ＩＶ）のＣＥ信号２７を出力するようにしている。
号２８によって各ナントゲート１５〜１８からの信号を
ラッチしてプログラムの走行アドレスを検出し、その検
出結果に基づいてメモリベージ（Ｉ）のＣＥ（チップ・
イネーブル）信号２４、メモリベージ（■）のＣＥ信号
２５、メモリベージ（ＩＩ）のＣＥ信号２６、メモリベ
ージ（ＩＶ）のＣＥ信号２７を選択的に出力するように
している。すなわち、前記ナントゲート１５からのｒＦ
００００Ｊアクセス信号をラッチしたときにはメモリ
ベージ（１）のＣＥ信号２４を出力し、前記ナントゲー
ト１６からのｒＥ Ｏ０００Ｊアクセス信号をラッチし
たときにはメモリベージ（ｎ）のＣＥ信号２５を出力し
、前記ナントゲート１７からのｒＤＯＯＯＯＪアクセス
信号をラッチしたときにはメモリベージ＜ｍ＞のＣＥ信
号２６を出力し、前記ナントゲート１８からのｒｃＯＯ
ＯＯＪアクセス信号をラッチしたときにはメモリベージ
（ＩＶ）のＣＥ信号２７を出力するようにしている。
なお、前記各アドレスライン１１〜１４はＩＭアドレス
空間の上位アドレスになっている。
空間の上位アドレスになっている。
第２図はメモリマツプを示し、アドレス空間ｒＦ ００
００ （Ｈ）〜ＦＦＦＦＦ （Ｈ）Ｊがメモリページ（
１）に対応し、アドレス空間ｒＥＯＯＯｏ （Ｈ）〜Ｅ
ＦＦＦＦ （Ｈ）Ｊがメモリベージ（ｎ）に対応し、ア
ドレス空間ｒＤＯＯＯＯ（Ｈ）〜ＤＦＦＦＦ （Ｈ）Ｊ
がメモリベージ（ＩＩＩ）に対応し、アドレス空間ｒｃ
ＯＯＯＯ（Ｈ）〜ＣＦＦＦＦ （Ｈ）Ｊがメモリベージ
（ＩＶ）に対応している。
００ （Ｈ）〜ＦＦＦＦＦ （Ｈ）Ｊがメモリページ（
１）に対応し、アドレス空間ｒＥＯＯＯｏ （Ｈ）〜Ｅ
ＦＦＦＦ （Ｈ）Ｊがメモリベージ（ｎ）に対応し、ア
ドレス空間ｒＤＯＯＯＯ（Ｈ）〜ＤＦＦＦＦ （Ｈ）Ｊ
がメモリベージ（ＩＩＩ）に対応し、アドレス空間ｒｃ
ＯＯＯＯ（Ｈ）〜ＣＦＦＦＦ （Ｈ）Ｊがメモリベージ
（ＩＶ）に対応している。
このような構成の本実施例においては、上位アドレスで
あるアドレスライン１４．１３，１２゜１１がｒｌ、１
，１．ＩＪのときプログラムはＦＯＯＯＯ（Ｈ）番台を
走行し、このときナントゲート１５からｒＦ ００００
Ｊアクセス信号が保持回路２３に供給され、アンドゲー
ト２１から入力されるオペコードフェッチ信号に同期し
た保持制御信号２８のタイミングでラッチされ、保持回
路２３からはメモリベージ（１）のＣＥ信号２４が出力
される。しかしてＣＥ信号２４によってメモリベージ（
Ｉ）が自動的に選択されることになる。
あるアドレスライン１４．１３，１２゜１１がｒｌ、１
，１．ＩＪのときプログラムはＦＯＯＯＯ（Ｈ）番台を
走行し、このときナントゲート１５からｒＦ ００００
Ｊアクセス信号が保持回路２３に供給され、アンドゲー
ト２１から入力されるオペコードフェッチ信号に同期し
た保持制御信号２８のタイミングでラッチされ、保持回
路２３からはメモリベージ（１）のＣＥ信号２４が出力
される。しかしてＣＥ信号２４によってメモリベージ（
Ｉ）が自動的に選択されることになる。
また、アドレスライン１４．１Ｂ、１２゜１１がｒｌ、
１，１．ＯＪのときプログラムはＥＯＯＯＯ（Ｈ）番台
を走行し、このときナントゲート１６からｒＥ ＯＯ０
０Ｊアクセス信号が保持回路２３に供給され、アンドゲ
ート２１から入力されるオペコードフェッチ信号に同期
した保持制御信号２８のタイミングでラッチされ、保持
回路２３からはメモリベージ（ＩＩ）のＣＥ信号２５が
出力される。しかしてＣＥ信号２５によってメモリベー
ジ（ｎ）が自動的に選択されることになる。
１，１．ＯＪのときプログラムはＥＯＯＯＯ（Ｈ）番台
を走行し、このときナントゲート１６からｒＥ ＯＯ０
０Ｊアクセス信号が保持回路２３に供給され、アンドゲ
ート２１から入力されるオペコードフェッチ信号に同期
した保持制御信号２８のタイミングでラッチされ、保持
回路２３からはメモリベージ（ＩＩ）のＣＥ信号２５が
出力される。しかしてＣＥ信号２５によってメモリベー
ジ（ｎ）が自動的に選択されることになる。
また、アドレスライン１４．１３，１２゜１１がｒｌ、
１，０．ＩＪのときプログラムはＤＯＯＯＯ（Ｈ）番台
を走行し、このときナントゲート１７からｒＤＯＯＯＯ
Ｊアクセス信号が保持回路２３に供給され、アンドゲー
ト２１から入力されるオペコードフェッチ信号に同期し
た保持制御信号２８のタイミングでラッチされ、保持回
路２３からはメモリベージ（ｍ）のＣＥ信号２６が出力
される。しかしてＣＥ信号２６によってメモリベージ（
ＩＩＩ）が自動的に選択されることになる。
１，０．ＩＪのときプログラムはＤＯＯＯＯ（Ｈ）番台
を走行し、このときナントゲート１７からｒＤＯＯＯＯ
Ｊアクセス信号が保持回路２３に供給され、アンドゲー
ト２１から入力されるオペコードフェッチ信号に同期し
た保持制御信号２８のタイミングでラッチされ、保持回
路２３からはメモリベージ（ｍ）のＣＥ信号２６が出力
される。しかしてＣＥ信号２６によってメモリベージ（
ＩＩＩ）が自動的に選択されることになる。
さらに、アドレスライン１４．１３，１２゜１１がＭ、
１．０．ＯＪのときプログラムはＣ００ＯＯ（Ｈ）番台
を走行し、このときナントゲート１８からｒｃ ０００
０Ｊアクセス信号が保持回路２３に供給され、アンドゲ
ート２１から入力されるオペコードフェッチ信号に同期
した保持制御信号２８のタイミングでラッチされ、保持
回路２３からはメモリベージ（ＩＶ）のＣＥ信号２７が
出力される。しかしてＣＥ信号２７によってメモリベー
ジ（ＩＶ）が自動的に選択されることになる。
１．０．ＯＪのときプログラムはＣ００ＯＯ（Ｈ）番台
を走行し、このときナントゲート１８からｒｃ ０００
０Ｊアクセス信号が保持回路２３に供給され、アンドゲ
ート２１から入力されるオペコードフェッチ信号に同期
した保持制御信号２８のタイミングでラッチされ、保持
回路２３からはメモリベージ（ＩＶ）のＣＥ信号２７が
出力される。しかしてＣＥ信号２７によってメモリベー
ジ（ＩＶ）が自動的に選択されることになる。
このようにしてプログラムが走行するアドレスに従って
メモリのページ選択が自動的に行われることになる。す
なわちページ切換えがプログラム制御ではなくハードウ
ェアによって自動的にできることになる。
メモリのページ選択が自動的に行われることになる。す
なわちページ切換えがプログラム制御ではなくハードウ
ェアによって自動的にできることになる。
そしてページ切換えをこのようにハードウェアで実施し
ているので、ソフトウェアのバグによるページ切換えミ
スという聞届も発生する虞れはない。
ているので、ソフトウェアのバグによるページ切換えミ
スという聞届も発生する虞れはない。
また、プログラムの走行アドレスをタスク毎に割付ける
ようにすれば、タスク間で完全にメモリが保護されるシ
ステムを容易に構成することができる。
ようにすれば、タスク間で完全にメモリが保護されるシ
ステムを容易に構成することができる。
次に本発明の他の実施例を図面を参照して説明する。
これは第３図に示すように、アドレスバス３１を介して
アドレスデータをアドレス比較器３３゜３４．３５にそ
れぞれ供給している。またこの各アドレス比較器３３〜
３５にはＣＰＵからのデータ書込みライン３２を介して
プログラムされたアドレスＩ＋１！ａ、ｂ、ｃがそれぞ
れ設定されている。
アドレスデータをアドレス比較器３３゜３４．３５にそ
れぞれ供給している。またこの各アドレス比較器３３〜
３５にはＣＰＵからのデータ書込みライン３２を介して
プログラムされたアドレスＩ＋１！ａ、ｂ、ｃがそれぞ
れ設定されている。
前記アドレス比較器３３はアドレスバス３１からのアド
レスがアドレス値ａより大きいとき信号３６を保持回路
３９に出力し、前記アドレス比較器３４はアドレスバス
３１からのアドレスがアドレス値すより大きいとき信号
３７を保持回路３９に出力し、かつ前記アドレス比較器
３５はアドレスバス３１からのアドレスがアドレス値Ｃ
より大きいとき信号３８を保持回路３９に出力するよう
にしている。
レスがアドレス値ａより大きいとき信号３６を保持回路
３９に出力し、前記アドレス比較器３４はアドレスバス
３１からのアドレスがアドレス値すより大きいとき信号
３７を保持回路３９に出力し、かつ前記アドレス比較器
３５はアドレスバス３１からのアドレスがアドレス値Ｃ
より大きいとき信号３８を保持回路３９に出力するよう
にしている。
前記保持回路３９はオペコードフェッチ信号４０のタイ
ミングで各信号３６〜３８をラッチしてプログラムの走
行アドレスを検出し、その検出結果に基づいてメモリペ
ージ（１）のＣＥ信号４１、メモリベージ（ｎ）のＣＥ
信号４２を出力するようにしている。
ミングで各信号３６〜３８をラッチしてプログラムの走
行アドレスを検出し、その検出結果に基づいてメモリペ
ージ（１）のＣＥ信号４１、メモリベージ（ｎ）のＣＥ
信号４２を出力するようにしている。
第４図はメモリマツプを示し、アドレス値ａ〜ｂがメモ
リベージ（１）に対応し、アドレス値ｂ〜Ｃがメモリペ
ージ（ＩＩ）に対応している。
リベージ（１）に対応し、アドレス値ｂ〜Ｃがメモリペ
ージ（ＩＩ）に対応している。
このような構成の本実施例においては、プログラムがア
ドレス値ａからｂまでの範囲で走行しているときにはメ
モリページ（１）が自動的に選択され、またプログラム
がアドレス値すからＣまでの範囲で走行しているときに
はメモリベージ（ｎ）が自動的に選択される。
ドレス値ａからｂまでの範囲で走行しているときにはメ
モリページ（１）が自動的に選択され、またプログラム
がアドレス値すからＣまでの範囲で走行しているときに
はメモリベージ（ｎ）が自動的に選択される。
このようにすれば前述した一実施例のようにページの切
換えがアドレスの上位４ビツトによる単純な切換えとは
ならず、アドレス値ａ、ｂ、ｃを任意に設定すれば任意
のアドレス走行に対応してメモリのページ切換えが自動
的にでき、汎用性を向上させることができる。
換えがアドレスの上位４ビツトによる単純な切換えとは
ならず、アドレス値ａ、ｂ、ｃを任意に設定すれば任意
のアドレス走行に対応してメモリのページ切換えが自動
的にでき、汎用性を向上させることができる。
［発明の効果］
以上詳述したように本発明によれば、プログラムが走行
するアドレスに従ってページ切換えが自動的に行われ、
従ってページ切換えのためのプログラム制御を不要にで
きるメモリのページ切換１１式を提供できるものである
。
するアドレスに従ってページ切換えが自動的に行われ、
従ってページ切換えのためのプログラム制御を不要にで
きるメモリのページ切換１１式を提供できるものである
。
第１図は本発明の一実施例を示す要部回路図、第２図は
同実施例においてページ切換え制御されるメモリマツプ
を示す図、第３図は本発明の他の実施例を示す要部回路
図、第４図は同実施例においてページ切換え制御される
メモリマツプを示す図、第５図は従来例を示す要部回路
図、第６図は同従来例においてページ切換え制御される
メモリマツプを示す図である。 １１〜１４・・・アドレスライン、１５〜１８・・・ナ
ントゲート、１９．２０・・・インバータ、２１・・・
アンドゲート、２３・・・保持回路、２４〜２７・・・
ＣＥ（チップ・イネーブル）信号。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第 図 （Ｈ） 第５図
同実施例においてページ切換え制御されるメモリマツプ
を示す図、第３図は本発明の他の実施例を示す要部回路
図、第４図は同実施例においてページ切換え制御される
メモリマツプを示す図、第５図は従来例を示す要部回路
図、第６図は同従来例においてページ切換え制御される
メモリマツプを示す図である。 １１〜１４・・・アドレスライン、１５〜１８・・・ナ
ントゲート、１９．２０・・・インバータ、２１・・・
アンドゲート、２３・・・保持回路、２４〜２７・・・
ＣＥ（チップ・イネーブル）信号。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第 図 （Ｈ） 第５図
Claims (1)
- アドレス空間及びメモリ空間を互いに対応させて割付け
、この割付けられた各メモリ空間をそれぞれメモリのペ
ージに対応させ、プログラムの走行時そのプログラムの
走行アドレスを検出し、その走行アドレス空間に対応し
たメモリ空間を自動的に選択してページ選択を行なうこ
とを特徴とするメモリのページ切換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22301188A JPH0269844A (ja) | 1988-09-06 | 1988-09-06 | メモリのページ切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22301188A JPH0269844A (ja) | 1988-09-06 | 1988-09-06 | メモリのページ切換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269844A true JPH0269844A (ja) | 1990-03-08 |
Family
ID=16791434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22301188A Pending JPH0269844A (ja) | 1988-09-06 | 1988-09-06 | メモリのページ切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006341880A (ja) * | 2005-06-08 | 2006-12-21 | Kawashima Packaging Mach Ltd | ジッパー付包装袋及びそれを用いた袋包装体 |
| KR100750096B1 (ko) * | 2001-04-19 | 2007-08-21 | 삼성전자주식회사 | 효율적인 영상 처리를 위한 전/후처리 방법 및 그를적용한 전/후 처리 시스템 |
-
1988
- 1988-09-06 JP JP22301188A patent/JPH0269844A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750096B1 (ko) * | 2001-04-19 | 2007-08-21 | 삼성전자주식회사 | 효율적인 영상 처리를 위한 전/후처리 방법 및 그를적용한 전/후 처리 시스템 |
| JP2006341880A (ja) * | 2005-06-08 | 2006-12-21 | Kawashima Packaging Mach Ltd | ジッパー付包装袋及びそれを用いた袋包装体 |
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