JPS6155764A

JPS6155764A - アドレス設定制御方式

Info

Publication number: JPS6155764A
Application number: JP17679684A
Authority: JP
Inventors: Yuji Shibata; 柴田　雄司; Kazuhiko Goukon; 一彦郷右近
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-27
Filing date: 1984-08-27
Publication date: 1986-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数種類或いは単一種類の複数の入出力制御
装置が、中央処理装置に対して共通バスにより直列的に
接続されたシステムに於いて、システム構築時、又は入
出力制御装置の増設、変更等の場合に、各入出力制御装
置のアドレスの設定を自動化するアドレス設定制御方式
に関するものである。

〔従来の技術〕

中央処理装置と複数の入出力制御装置が共通バスにより
接続されたシステムに於いては、中央処理装置から複数
の入出力制御装置を選択して起動をかける為に、各入出
力制御装置は独自のアドレスを持っていることが必要で
ある。又複数種類の入出力制御装置が共通バスに接続さ
れる場合も多く、中央処理装置では、入出力制御装置の
種類も識別しておくことが必要となる。

入出力制御装置のアドレス設定は、従来は、半田付け、
ジャンパ線、ジャンパクリップ等により行うものであり
、製造、工場では、仮のアドレス設定により動作試験を
行うものである。

〔発明が解決しようとする問題点〕

入出力制御装置のアドレス設定は、システムを構築した
時に行うことになるが、そのアドレス設定は、アドレス
設定部を有するプリン）　４１を引出して、半田付け、
ジャンパ線、ジャンパクリップ等により行うものであり
、試験済みの入出力制御装置に対して、その内部を操作
することは、装置の信頼性を低下させることになる。又
アドレス設定の操作が繁雑であり、且つアドレス設定誤
りが発生し易いと共に、入出力制御装置の増設時等に於
いては、アドレス変更が必要となるが、その変更操作が
容易でない欠点があった。

本発明は、前述の従来の欠点を改善することを目的とす
るものである。

ｃ問題点を解決するための手段〕本発明のアドレス設定ｆ＋制御方式は、入出力制御装置
アドレスが未設定であることを示すアドレスを有する複
数若しくは単一の入出力制御装置に対して、中央処理装
置から起動し、この中央処理装置に対して共通バス上の
最近端のアドレス未設定の入出力制御装置のみに対して
入出力制御装置種別を返送させ、この入出力制御装置に
対して前記中央処理装置からアドレス・データを送出し
て、そのアドレス・データをメモリに設定して、入出力
制御装置アドレスとするものである。

〔作用〕

直列的に共通バスに接続された入出力制御装置は、中央
処理装置に近い程優先度が高いことになるから、アドレ
ス未設定の入出力制御装置を起動した場合も、中央処理
装置に最も近い人出力制御装置のみがその種別情報を返
送することができ、その人出力制御装置に対して中央処
理装置から種別情報等をもとに決定したアドレス・デー
タを送出し、入出力制御装置のアドレス設定メモリ等に
そのアドレス・データを設定し、そのアドレス・データ
を入出力制御装置のアドレスとするものである。

〔実施例〕

以下図面を参照して、本発明の実施例について詳細に説
明する。

第１図は本発明の実施例のブロック図であり、入出力制
御装置のアドレス設定部分を示すものである。同図に於
いて、１〜５は比較回路、６はシーケンサ（ＳＥＱ）、
７はコマンドメモリ（ＣＭ）、８はコマンドレジスタ（
ＣＭＩＲ）、９はデコーダ、１０はレジスタ、１１はア
ドレス設定メモリ、１２はレジスタ、１３は微分回路、
１４は遅延回路、１５．１６はゲート回路、１７は入出
力制御装置種別設定部、１８〜２３はアンド回路、２４
〜２９はオア回路、３０は禁止入力のあるアンド回路、
ＦＦＩ〜ＦＦ３はフリップフロップである。

比較回路１は、アドレスバスＡＢによるアドレス信号と
、アドレス設定メモリ１１に設定されているアドレス信
号１０Ａとを比較し、比較一致の時“１”の信号を出力
する。又比較回路２は、アドレスバスＡＢによるアドレ
ス信号と、成るアドレス信号Ｆ　（ＦＦＦＦ）とを比較
し、比較一致の時“ｌ”の信号を出力する。又比較回路
３は、データバスＤＢからゲート回路１５を介して加え
られるデｎと成るデータＡ　（ＡＡＡＡ）とを比較し、
比較一致により“１”の信号を出力する。又比較回路４
は、レジスタ１２にデータバスＤＢを介して設定された
データと成るデータ０（００００）とを比較し、比較一
致により“１”の信号を出力する。又比較回路５は、ア
ドレス設定メモリ１１に設定されているアドレス信号Ｉ
ＯＡと成るアドレス信号０（００００）とを比較し、比
較一致により“１”の信号を出力する。

又シーケンサ６、コマンドメモリ７、コマンドレジスタ
８．デコーダ９によりマイクロプログラム制御を行うも
のであり、シーケンサ６には、コマンドレジスタ８．ア
ンド回路１８．比較回路５、レジスタエ０．フリップフ
ロフプＦＦＩ、ＦＦ２等の出力信号が加えられ、所定の
順序でコマンドメモリ７のアクセスが行われ、読出され
たコマンドはコマンドレジスタ８にセントされ、デコー
ダ９によってデコードされるものである。

このデコーダ９からの信号ＢＢＳＹ、ＤＡＴＯ，５ＲＶ
Ｉ、５ＲＶＯ，ＲＱＤＴ、５ＦＸＤは、共通バスに送出
されるものであり、又信号５ＥＴＦＦＩ、５ＥＴＦＦ２
．ｌ０ＫＲＥＴ、５ＥＴＩＯＡ、ＷＴＥ　Ｉ　ＯＡは各
部に供給される。又中央処理装置からの応答信号ＡＣＤ
Ｔが直列的に転送されるもので、上位装置からの応答信
号をＡＣＤＴＵ、下位装置への応答信号をＡＣＤＴＬと
して示し、応答（ｉ号ＡＣＤＴＵによりフリップフロ。

プＦＦ３はセットされ、又下位装置への応答信号ＡＣＤ
ＴＬはアンド回路２２が開かれた時のみ、送出される。

中央処理装置（図示せず）に対して複数の入出力制御装
置が共通バスにより直列的に接続されているものであり
、この中央処理装置には、人出力制御装置アドレスの書
込みの為のマイクロプログラム（ファームウェア）が組
み込まれて、中央処理装置の保守パネル或いは操作パネ
ルのスイッチによりそのマイクロプログラムが起動でき
るものとして、以下動作順序を説明する。

（１）中央処理装置の操作パネル上のスイッチをオンと
して、中央処理装置に組み込まれた入出力制御装置アド
レス設定用のマイクロプログラムを起動する。

（２）中央処理装置は、共通バス上の線によりリセット
信号０ＰＬＯを送出する。このリセット信号０ＰＬＯに
より各入出力制御装置に於けるフリップフロフプＦＦＩ
、ＦＦ２、レジスタ１２及びアドレス設定メモリ１１が
リセットされる。なおアドレス設定メモリ１１に対して
は、オア回路２６から微分回路１３を介して遅延された
信号が加えられるので、リセットされたレジスタ１２の
ノオール＠０″の内容がアドレス設定メモリ１１に書込
まれることになる。即ち、アドレス信号ＩＯＡは（００
００）となる。

この実施例に於いては、運用時の入出力制御装置アドレ
スとして、（００００）及び（Ｆ　Ｆ　Ｆ　Ｆ）を使用
しないものであり、アドレス設定の初期に於いて仮アド
レスとして、（００００）を設定する場合を示すもので
ある。

（３）次に中央処理装置は、アドレスバスＡＢにアドレ
ス信号（Ｆ　Ｆ　Ｆ　Ｆ）を送出し、且つデータバスＤ
Ｂにデータ（ＡＡＡＡ）を送出する。このデータ（ＡＡ
ＡＡ）はアドレス未設定時に於けるアドレス設゛定動作
開始のトリガとなる信号である。

（４）入出力制御装置に於いては、アドレス信号（Ｆ　
Ｆ　Ｆ　Ｆ）が比較回路１．２に加えられ、比較回路１
ではアドレス設定メモリ１１に設定された（ＯＯ００）
と比較し、比較不一致で０′の信号を出力し、比較回路
２ではＦ　（ＦＦＦＦ）と比較し、比較一致で出力信号
は“１”となる。又比較回路５はアト、レス設定メモリ
１１に設定された（００００）のアドレス信号ｔＯＡと
０（００００）とを比較し比較一致により“１”の信号
を出力しており、オア回路２９の出力信号が“１”であ
ることにより、ゲート回路１５は開かれて、データバス
ＤＢ上のデータ（ＡＡＡＡ）は比較回路３に加えられる
。このデータ（ＡＡＡＡ）はＡ（ＡＡＡＡ）と比較され
、比較一致により比較回路３の出力信号は“１”となる
。従って、アンド回路１９の入力は総て“１”となり、
その出力信号も“ｌ”となる。そして、サービスイン信
号５ＲＶＩが“１″となると、アンド回路１８の出力信
号が“１”となり、アドレス設定用マイクロプログラム
が起動されることになる。即ち、シーケンサ６にアンド
回路１８の“１″の出力信号が加えられることにより、
コマンドメモリ７のアクセスを開始し、読出されたコマ
ンドをコマンドレジスタ８にセットし、デコーダ９によ
ってデコードして、制御信号を各部に供給するものであ
る。

第２図は中央処理装置ＣＰＵから入出力制御装置ＩＯＣ
へデータを転送する場合のシーケンスを示し、第３図は
入出力制御装置１０Ｇから中央処理袋ｚｃｐｕヘデータ
を転送する場合のシーケンスを示し、又第４図はバス使
用権要求の場合のシーケンスを示す。各図に於いて、Ｃ
ＰＵは中央処理装置、ＩＯＣは入出力制御装置を示し、
又Ａ３００〜１５は１６ビツト構成のアドレス信号、Ｄ
ＢＯＯ〜１５は１６ビツト構成のデータ、ＤＡＴＯはデ
ータ転送方向を示す信号で、例えば、中央処理装置ＣＰ
Ｕから入出力制御装置ＩＯＣへデータ転送する場合は“
１”、入出力制御装置１０Ｃから中央処理装置ＣＰＵヘ
データを転送する場合は０”とするものである。又ＳＲ
Ｖ　Ｉはサービスイン信号、ＢＢＳＹはバス使用信号、
５ＲＶＯはサービスイン信号に対する応答信号、ＡＣＤ
Ｔはバス使用要求に対する応答信号、５ＦＸＤはバス使
用要求に対する応答信号を受信した場合の応答信号、Ｒ
ＱＤＴはバス使用要求信号である。

前述のデータ（ＡＡＡＡ）の転送時は、第２図に於いて
、バス使用信号ＢＢＳＹの送出により共通バスの使用権
獲得を示した後に、アドレス信号Ａ３００〜１５とデー
タＤＢＯＯ〜１５とデータ転送信号ＤＡＴＯとが中央処
理装置ＣＰＵから送出され、データの送信、受信の要求
並びに有効タイミングを示すサービスイン信号５ＲＶＩ
が送出される。

（５）入出力制御装置は、このサービスイン信号５ＲＶ
Ｉにより、データＤＢＯＯ〜１５の受信を行って応答信
号５ＲＶＯを送出するものであるが、これは入出力制御
装置ＩＯＣがアドレス信号により指定された場合であっ
て、前述のデータ（ＡＡＡＡ）の転送時は、アドレス設
定メモリ１１には仮アドレスとして（０００Ｇ）が設定
されており、アドレスバスＡＢにはアドレス信号（ＦＦ
ＦＦ）が送出されたものであるから、入出力制御装置Ｉ
ＯＣは、アドレス信号（Ｆ　Ｆ　Ｆ　Ｆ）により指定さ
れたことにはならず、従って、データ（ＡＡＡＡ）を受
信しても、応答信号５ＲＶＯを送出しないことになる。

このアドレス設定用マイクロプログラム起動の為のデー
タ（ＡＡＡＡ）を複数の入出力制御装置が同時に受信す
るものであるから、同時に各入出力制御装置から応答信
号５ＲＶＯを送出すると、シーケンス異常となる。従っ
て、前述のように応答信号５ＲＶＯを送出しないように
するものである。

（６）中央処理装置ＣＰＵは、応答信号５ＲＶＯを受信
できないので、通常の転送シーケンスを完結しないで終
了することになる。即ち、通常は使用しない入出力制御
゛装置のアドレス信号（ＦＦＦＦ）によりデータを転送
した場合であるから、中央処理装置ＣＰｔＪのプログラ
ムは、タイムアウトで正常終了として処理するものであ
る。

（７）アドレス設定用マイクロプログラムが起動される
と、バス使用権要求シーケンスが開始される。即ち、第
４図に示すように、バス使用権要求信号ＲＱＤＴがデコ
ーダ９から出力されて共通バスに送出される。このバス
使用権要求信号ＲＱＤＴにより中央処理袋ＷＣＰＵから
応答信号ＡＣＤＴが送出されると、フリップフロップＦ
Ｆ３がセットされ、それに対する応答信号５ＦＸＤを送
出する。この応答信号５ＦＸＤによりフリップフロップ
ＦＦ３はリセットされる。

又応答信号ＡＣＤＴは、第１図に於いては、上位から転
送された応答信号ＡＣＤＴυとして示し、フリップフロ
ップＦＦ３をセットして、アンド回路２２から下位の入
出力制御装置に対して応答信号ＡＣＤＴＬとして転送す
るものである。しかし、アドレス設定メモリ１１に未だ
仮アドレス（００００）が設定されている場合は、比較
回路５の“１３の出力信号によりアンド回路２２が閉じ
られて、下位の入出力制御装置に対して応答信号ＡＣＤ
ＴＬが転送されないことになる。

第５図は中央処理装置ＣＰＵと入出力制御装置１０Ｃａ
、ｌ０Ｃｂとの接続説明図であり、アドレスバスＡＢ及
びデータバスＤＢにそれぞれ接続されると共に、応答信
号ＡＣＤＴ等を転送する信号線によって直列に接続され
ているものである。

前述の中央処理袋ｚｃｐｕからの応答信号ＡＣＤＴは、
最近端の入出力制御装置１０Ｃａに最初加えられ、その
時比較回路５ａからは“１”の信号が出力されているの
で、アンド回路２２ａは閉じられている。従って、応答
信号ＡＣＤＴによりフリップフロップＦＦ３ａがセット
され、そのセット出力と遅延回路１４ａを介した応答信
号λＣＤＴとがアンド回路２２ａに加えられても、その
応答信号ＡＣＤＴは下位の入出力制御装置１０Ｃｂには
送出されないことになる。

又入出力制御装置ｒＯｃａに於けるアドレス設定が終了
していると、比較回路５ａの出力信号は“Ｏ”となるか
ら、中央処理装置ｃＰＵから応答信号ＡＣＤＴが送出さ
れると、アンド回路２２ａから下位の入出力制御装置１
０ｃｂに転送され、フリップフロップＦＦ３ｂがセット
される。比較回路５ｂの出力信号が“１″であるとする
と、遅延回路１４ｂを介した応答信号ＡＣＤＴはアンド
回路２２ｂにより阻止されて更に下位の入出力制御装置
へは転送されないことになる。即ち、応答信号ＡＣＤＴ
に対しては、中央処理装置ＣＰＵに近い程優先度が高く
なる。又応答信号ＡＣＤＴを受信できなかった入出力制
御装置は、タイムアウトとして処理を終了するものであ
る。

（８）応答信号ＡＣＤＴを受信した人出力制御装置に於
いては、マイクロプログラムによりデコーダ９から信号
ｌ０ＫＥＴが出力される。この信号１０ＫＥＴはゲート
回路１６に加えられ、入出力制御装置種別設定部１７か
ら種別情報がデータバスＤＢに送出される。又デコーダ
９から信号５ＥＴＦＦＩが出力され、オア回路２７を介
してフリップフロップＦＦＩにセット信号として加えら
れ、フリップフロップＦＦＩはセットされる。

（９）中央処理装置ＣＰＵでは、応答信号ＡＣＤＴＣＤ
後、入出力制御装置種別・情報の受信待ちとなっており
、データバスＤＢに送出された入出力制御装置からの種
別情報を受信すると、この種別情報等をもとに予め定め
られた規則に従って入出力制御装置アドレスを決定し、
この入出力制御装置アドレスを中央処理装置ＣＰＵのメ
モリに格納して、二重登録チェック等を行い、且つ以後
の入出力制御装置の管理情報とするものである。

（１０）中央処理袋ＲｃＰＵは、再び第２図に示す転送
シーケンスを開始するものであり、前述の（２）、　　
（３）、　　（４）と同様にして、入出力制御装置のマ
イクロプログラムを起動させる。

（１１）入出力制御装置は、マイクロプログラムが起動
されるが、（８）に於いてセントされたフリップフロッ
プＦＦＩのセット出力がシーケンサ６に入力されている
ので、最初とは異なるマイクロプログラムが起動される
ことになる。

（１２）このマイクロプログラムの起動により、バス使
用権要求シーケンスを開始する。この場合も、アドレス
未設定の最近端の入出力制御装置が中央処理装置ＣＰＵ
からの応答信号ＡＣＤＴを受信することになる。そして
、この応答信号’ＡＣＤＴ（第１図ではＡＣＤＴＵ）の
受信によってデコーダ９より信号５ＥＴＦＦ２が出力さ
れ、フリップフロップＦＦ２がセットされる。

（１３）フリップフロップＦＦ２のセット出力がシーケ
ンサ６に加えられることにより、応答信号５ＦＸＤが送
出され、中央処理装置ＣＰＵは、データバスＤＢに（９
）に於いて決定した入出力制御装置アドレス信号を送出
する。この入出力制御装置アドレス信号は、データバス
ＤＢからゲート回路１５を介してレジスタ１２に加えら
れる。

この時、比較回路４の出力信号は“１”であり、アンド
回路２１の出力信号は“１”となっている。従って、オ
ア回路２５の出力信号は“１”である。そして、デコー
ダ９より信号５ＥＴＩＯＡ。

ＷＴＥ　Ｉ　ＯＡが出力される。

レジスタ１２は信号５ＥＴＩＯＡにより入出力制御装置
アドレス信号をセットし、又信号ＷＴＥＩＯＡがアンド
回路２３に加えられて、その出力信号は“１”となり、
微分回路１３を介してアドレス設定メモリ１１にセット
信号として加えられる。この時点では既にレジスタ１２
に中央処理装置ＣＰＵから転送された入出力制御装置ア
ドレス信号がセットされているので、アドレス設定メモ
１Ｊ１１に書込まれることになる。

前述の（１）〜（１３）の動作により、入出力制御装置
のアドレス設定が行われ、次の入出力制御装置に対する
アドレス設定が行われる。即ち、アドレス設定が済むこ
とにより、比較回路５の出力信号は“０”となるから、
中央処理装置ＣＰＵからの応答信号ＡＣＤＴＵはアンド
回路２２を介して次の入出力制御装置へ応答信号ＡＣＤ
ＴＬとして転送され、次位の入出力制御装置のアドレス
設定動作が行われることになる。

アドレス設定が終了すると、アドレスバスＡＢに送出さ
れたアドレス信号は、アドレス設定メモＩＪ１１に設定
されたアドレス信号１０Ａと比較回路１に於いて比較さ
れ、比較一致の場合は、自火出力制御装置が指定された
ことになるので、オア回路２４．アンド回路１８を介し
てシーケンサ６に信号が加えられ、マイクロプログラム
が起動されることになる。

前述のアドレス設定後、アドレス変更を必要とする場合
は、レジスタ１０にコマンドが設定されてアドレス書替
えの処理が開始される。即ち、中央処理装置ＣＰＵから
、この入出力制御装置のアドレス信号がアドレスバスＡ
Ｂに送出され、データバスＤＢにアドレス書替えコマン
ドが送出される。

入出力制御装置では、比較回路１により自装置宛である
か否か比較し、比較一致で出力信号が“１”となると、
レジスタ１０にはセント信号として加えられるので、レ
ジスタ１０にコマンドがセットされ、そのセント出力信
号がシーケンサ６に加えられると共に、サービスイン信
号５ＲＶＩも“１”となるから、アンド回路１８からシ
ーケンサ６に１”の信号が加えられ、アドレス書替えの
マイクロプログラムが起動される。そして、中央処理装
置ＣＰＵから二重登録がチェックされた新たなアドレス
信号がデータバスＤＢに送出され、且つ変更前のアドレ
ス信号がアドレスバスＡＢに送出される。そして、アン
ド回路１８の出力信号が再び“１”となり、デコーダ９
から信号５ＥＴＩ　ＯＡ、ＷＴＥ　１０Ａが出力され、
イ言号５ＥＴＩＯＡによりレジスタ１２にデータバスＤ
Ｂを介して転送された新しいアドレス信号がセントされ
、又微分回路１３の出力信号によりアドレス設定メモリ
１１にレジスタ１２にセントされた新しいアドレス信号
が書込まれ、入出力制御装置アドレス信号ＩＯＡの書替
えが行われるものである。

又前述の実施例に於いては、中央処理袋ＷＣＰＵの操作
パネル上のスイッチの操作によりアドレス設定が開始さ
れる場合について説明しているが、例えば、初期プログ
ラムローディング用磁気テープ制御装置のみ、入出力制
御装置アドレスを固定設定とし、初期プログラムローデ
ィング（ＩＰＬ）により、他の入出力制御装置のアドレ
ス設定を開始するようにすることも可能である。又他の
手段を採用することも可能である。

〔発明の効果〕

以上説明したように、本発明は、アドレスが未設定であ
ることを（００００）等により示す入出力制御装置に対
して、中央処理装置ＣＰＵから起動し、中央処理装置Ｃ
ＰＵに対して共通バス上の最近端のアドレス未設定入出
力制御装置のみに対して種別情報を返送させ、その種別
情報等をもとに中央処理装置ＣＰＵでアドレスを決定し
、そのアドレス・データを送出して入出力制御装置のア
ドレス設定を行うものであり、システム構築時に、複数
種類或いは単一種類の複数の入出力制御装置に対して自
動的にその種別に対応したアドレス設定を行うことが可
能となり、工場出荷時の試験済みの装置の内部を操作す
る必要がないから、装置の信頼性を向上することができ
、且つアドレス設定が容易である利点がある。更に、一
旦設定したアドレスの変更も容易である利点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図、第３図
及び第４図はシーケンス説明図、第５図は本発明の中央
処理装置と入出力制御装置との接続説明図である。１〜５は比較回路、６はシーケンサ（ＳＥＱ）、７はコ
マンドメモリ　（ＣＭ）　、８はコマンドレジスタ（Ｃ
ＭＩＲ）　、９はデコーダ、１０はレジスタ、１１はア
ドレス設定メモリ、１２はレジスタ、１３は微分回路、
１４は遅延回路、１５．１６はゲート回路、１７は入出
力制御装置種別設定部、１８〜２３はアンド回路、２４
〜２９はオア回路、３０は禁止入力のあるアンド回路、
ＦＦＩ〜ＦＦ３はフリンブフロフブである。

Claims

【特許請求の範囲】

中央処理装置と直列に共通バスで接続される複数種類或
いは単一種類の複数の入出力制御装置を備えたシステム
に於いて、入出力制御装置アドレスが未設定であること
を示すアドレスを有する複数若しくは単一の入出力制御
装置に対して、前記中央処理装置から起動して、該中央
処理装置に対して共通バス上の最近端のアドレス未設定
の入出力制御装置のみに対して入出力制御装置種別を返
送させ、該入出力制御装置に対して前記中央処理装置か
らアドレス・データを送出して、該入出力制御装置のア
ドレスを設定することを特徴とするアドレス設定制御方
式。