JPS6316337A - マイクロコンピュータにおけるチェックサム回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、マイクロコンピュータシステムにおいて、
一連のメモリ領域をブロック転送する際に、転送された
データの有効性をチェックするために用いる、マイクロ
コンピュータにおけるチェックサム回路に関する。

従来技術 ］ンピュータシステムにおいて、メモリに記″践された
情報を読み出すとき、あるいは、情報をメモリに記憶せ
しめるときに、そのデータ転送に誤りがなかったか否か
を判断する手法は、種々のものが提案されており、その
最も単純なものは、転送データをビット彬位にチェック
する垂直パリティ方式で必る。

しかしながら、このものは、１ワードまたは１バイトの
データの中のビット情報に着目するものであるから、多
数ワード、または、多数バイトのデータを、いわゆるブ
ロック転送する際の、ワードまたはバイト単位の転送誤
りを適確に検出することは至難で必って、これに対処す
る手法として、巡回冗長検査（Ｃｙｃｌｉｃ　　Ｒｅｄ
ｕｎｄａ−ｎｃｙ　　Ｃｈｅｃｋ　（ＣＲＣ））方式や
水平パリティチェック方式が知られており、殊に、後者
は、転送すべき多数ワードまたは多数バイトのデータの
各対応ビット間の累積合計からなるパリティワードの内
容を以って、転送誤りを検知するための情報源とするも
ので、サムチェック方式とも呼ばれる周知の方法である
。また、これらの方式によるときは、単に、ブロック転
送の際に発生する転送誤りの検出のみならず、引き続く
２回のブロック転送の間におけるデータの同一性のチェ
ックができるものであるから、その間に、プログラムミ
ス等によって、同一に保たれるべきデータ内容の破壊が
発生したことも、容易に検出できるものである。

而して、従来のコンピュータシステム、殊に、マイクロ
コンピュータシステムにおいて、かかるサムチェック方
式を実現しようとするときは、パリティワードを記憶す
べきチェックサムレジスタを、システムの入出力機器と
して外付けするとともに、１ワードまたは１バイトのデ
ータを転送する都度、そのデータ内容を前記チェックサ
ムレジスタにも転送し、一連のブロック転送の最後に、
当該チェックサムレジスタの内容を読み取る操作が必要
であったから（第５図）、この方式を実行するときは、
チェックサムをとらない場合に比して、同図中のプログ
ラムステップ（１）、（３）、（６）が余分の動作とな
り、したがって、転送に要する処理時間が極端に長くな
るという重大なる欠点が避けられないものでおった。た
とえば、インテル社製の８０８６系マイクロコンピユー
タを中央演算装置として使用したシスタムにおいては、
１０２４バイトのブロック転送を行なうとき、チェック
サムをとらないときは、リピートプリフィックス命令と
ストリング操作命令とを活用することによって、約５１
３０クロツクの処理時間で済むのに対して、チェック丈
ムをとるときは、高速の前記各命令を活用できないこと
と、１ワード（２バイト）ごとに、外付けのチェックサ
ムレジスタへのデータ転送を要することとが相俟って、
同一バイト数のブロック転送に、約１７９４０クロツク
もの処理時間を要するものでおる。

そこで、この発明の目的は、かかる従来技術の実情に鑑
み、いかなるタイプの転送命令を使用するとしても、シ
ステムのバス上には、１ワードまたは１バイトの転送単
位ごとに、そのアドレス信号とデータ信号とが時系列的
に現われることに着目し、このデータ信号を、ビット単
位に逐次加算するための全加算器とチェックサムレジス
タとをバスに接続することによって、チェックサムレジ
スタには、ハードウェアを介して、前記データ信号のチ
ェックサムを集積することができるから、中央演算装置
に対して、余分な処理時間を殆んど付加することなしに
チェックサムをとることができる、新規の、マイクロコ
ンピュータにおけるチェックサム回路を提供することに
おる。

問題点を解決するための手段 而して、かかる目的を達成するためのこの発明の構成は
、ブロック転送の際に、バス上に時系列的に現われるデ
ータ信号をビット単位に加算する全加算器と、該全加算
器の出力を貯えるチェックサムレジスタと、該チェック
サムレジスタの内容をバスに出力するドライバとを備え
、チェックサムレジスタは、入出力機器として、その内
容の読取りと消去とができるようにするとともに、アド
レスデコーダを設けて、チェックサムをとるべきアドレ
ス範囲の設定ができるようにしたことをその要旨とする
。

作用 かかる構成によれば、ブロック転送が行なわれる際には
、その転送単位たる１９−ドまたは１バイトごとに、バ
ス上には、アドレス信号とデータ信号とが現われるから
、アドレス信号の内容が前記アドレスデコーダに設定さ
れる範囲内であるときにのみ、前記全加算器が、バス上
のデータ信号のビット単位の加算を行ない、その結果を
チェックサムレジスタに累積せしめることによって、余
分な処理時間を殆んど要することなく、当該ブロック転
送に当ってのチェックサムを得ることができるとともに
、チェックサムレジスタの内容の読取りと消去とを行な
うことによって、得られたチェックサムの、中央演算装
置による読取りと、チェックサムレジスタのイニシャラ
イズとを行なうことができるものである。

実施例 以下、図面を以って実施例を説明する。

マイクロコンピュータにおけるチェックサム回路１０は
、全加算器１３と、チェックサムレジスタ１４と、ドラ
イバ１５と、アドレスデコーダ１８とを主要要素として
なる（第１図）。

マイクロコンピュータシステムは、中央演算装置（ＣＰ
Ｕ＞　１と、メモリユニット２と、１または２以上の入
出力機器３とが、システムバス（以下、単に、バスとい
う）９を以って接続されて形成されており、チェックサ
ム回路１０は、このバス９に接続されている。

バス９は、データバス９ａと、コントロールバス９ｂと
、アドレスバス９ｃとからなり、中央演算装置１と、メ
モリユニット２、または、入出力機器３との間は、バス
９を介して接続されているから、これらの装置の相互間
においてデータ転送を行なう都度、データバス９ａ、コ
ントロールバス９ｂ、アドレスバス９Ｃ上には、それぞ
れ、時系列的に、所定のデータ信号、制御信号、アドレ
ス信号が現われるものである。ただし、ここでは、デー
タバス９ａは、１６ビツトのデータ信号□。

〜Ｄ１５を同時に搬送するために１６本の信号線からな
り、アドレスバス９Ｃは、２０ビツトのアドレス信号Ａ
Ｏ−Ａ１９を同時に搬送するために２０本の信号線から
なるものとし、また、コントロールバス９ｂは、所要の
適当なる本数の信号線からなるものとする。

全加算器１３は、１６ビツトのフルアダーであって、そ
の入力は、排他的論理和回路１１と、テンポラリレジス
タ１２とを介して、バス９のデータバス９ａに接続され
ている。すなわち、データバス９ａの下位８ビツトＤＯ
〜Ｄ７は、排他的論理和回路１１を介して、また、上位
８ビツトＤ８〜Ｄ１５は、直接に、それぞれ、テンポラ
リレジスタ１２に入力され、テンポラリレジスタ１２の
出力は、そのまま、全加算器１３の入力となっている。

また、アドレスバス９Ｃの最下位ビットＡＯを除く下位
８ビツトＡ１〜Ａ８が、排他的論理和回路１１に入力さ
れている。

チェックサムレジスタ１４は、全加算器１３の出力を入
力とする１６ビツトのレジスタであって、その出力は、
全加算器１３にフィードバックされるとともに、ドライ
バ１５を介して、データバス９ａに接続されている。た
だし、第１図においては、データバス９ａから、排他的
論理和回路１１、テンポラリレジスタ１２、仝力０算器
１３、チェックサムレジスタ１４、ドライバ１５に至る
回路は、１６ビツトのデータ信号［）Ｏ−［）１５の下
位８ビツトＤＯ〜Ｄ７と上位８ビツトＤ８〜Ｄ１５とを
、それぞれ、別の信号線としてシき表わしておる。

アドレスバス９Ｃには、入出力ボートコンパレータ１６
が接続されている。入出力ポートコンパ　　　　・レー
タ１６には、アドレスバス９Ｃの下位１６ビツトＡＯ−
Ａ１５が入力されるとともに、１６ビツトのディップス
イッチからなる入出力ボート設定スイッチ１６ａも入力
されており、また、その出力は、コントロールバス９ｂ
から入出力制御信号ＩＯＲ，ＩＯ〜■とともに、入出力
制御部１７に入力されている。さらに、入出力制御部１
７の出力は、出力信号Ｓ１．３６として、それぞれ、チ
ェックサムレジスタ１４とドライバ１５とに接続されて
いる。

アドレスバス９Ｃの上位３ビツトＡ１７〜Ａ１９には、
アドレスデコーダ１８が接続されていて、これには、コ
ントロールバス９ｂからのリフレッシュ信号ＲＦＳＨも
入力されている。アドレスデコーダ１８の出力は、コン
トロールバス９ｂからのメモリ読取り・書込み制御信号
ＭＲＣ，ＭＷＣとともに、出力信号Ｓ２として、タイミ
ング制御部１９に入力される一方、タイミング制御部１
９の出力は、テンポラリレジスタ１２とチェックサムレ
ジスタ１４とに接続されている。

メモリユニット２は、本体ＲＡＭ２ａと、バンクＲＡＭ
窓口２ｂを介して切り換えられる複数のバンクＲＡＭ２
ｃ、２Ｃ・・・と、バンクＲＡＭ２ｃ、２Ｃ・・・を切
り換えるためのバンクレジスタ２ｄとを含んでなるもの
とする（第２図）。すなわち、本体ＲＡＭ２ａのメモリ
容量の不足を補うために、複数のバンクＲＡＭ２Ｇ、２
Ｃ・・・を用意し、このバンクＲＡＭ２Ｇ、２Ｇ・・・
のイ壬意の１１固を、バンクレジスタ２ｄに設定したイ
ンデクスによって指定することにより、本体ＲＡＭ２ａ
と、指定されたバンクＲＡＭ２ｃとを合体したメモリ領
域を完成しく第３図）、中央演算装置１は、その２０ビ
ツトのアドレス信号ＡＯ〜Ａ１９によって、本体ＲＡＭ
２ａと指定されたバンクＲＡＭ２ｃとからなるメモリ領
域の全域をアクセスできるものである。ただし、すべて
のバンクＲＡＭ２ｃ、２ｃ・・・の容量は同一であるも
のとし、そのアドレス範囲ＡＤｉ〜ＡＤ２は固定されて
いて、バンクＲＡＭ窓口２ｂのアドレス範囲ＡＤＩ〜Ａ
Ｄ２と合致しているものとする。このようにして、本体
ＲＡＭ２ａと、任意に切換え可能な複数のバンクＲＡＭ
２Ｃ１２Ｃ・・・とによって、中央演算装置１がアクセ
ス可能なメモリ領域を完成するので、中央演算装置１に
よって直接アクセス可能なＲＡＭ領域を、はとんど無制
限に拡張できるものである。

なお、バンクＲＡＭ２ｃ、２ｃ・・・とバンクＲＡＭ窓
口２ｂとの各アドレス範囲ＡＤＩ〜ＡＤ２は、ラウンド
ナンバとし、アドレスデコーダ１８に入力されるアドレ
スバス９ｃの上位３ビツトＡ１７〜Ａ１９によって、こ
のアドレス範囲ＡＤＩ〜ＡＤ２の上下限値ＡＤＩ　、Ａ
Ｄ２が表現できるものとする。

いま、指定されたバンクＲＡＭ２ｃに含まれる任意のフ
ァイルｆｂを、本体ＲＡＭ２ａの任意の領域にあるファ
イルｆｍにブロック転送するに当って、チェックサムを
とることを考える。

まず、中央演算装置１において出力命令を実行して、チ
ェックサムレジスタ１４の内容を消去し、そのイニシャ
ライズを行なう。すなわち、入出力ボート設定スイッチ
１６ａにおいて設定された入出力ボート番号をオペラン
ドとする出力命令を実行すると、アドレスバス９Ｃには
、当該入出力ポ−ト番号を示すアドレス信号ＡＯ−Ａ１
５が硯われるから、入出力ボートコンパレータ１６は、
アドレスバス９Ｃと入出力ボート設定スイッチ１６ａと
からの各入力信号の一致を検出して、その出力を発生す
る。一方、出力命令の実行によって、コントロールバス
９ｂの出力制御信号ＩＯＷが発生するから、前記入出力
ポートコンパレータ１６の出力と出力制御信号ＩＯＷと
を入力とする入出力制御部１７は、出力信号Ｓ１を発生
しく第４図の信号波形Ｓ１、以下、単に、（Ｓｌ）のよ
うに記す）、これによって、チェックサムレジスタ１４
の内容を消去して、チェックサムレジスタ１４のイニシ
ャライズを行なう。チェックサムレジスタ１４がイニシ
ャライズされれば、その出力が全加算器１３にフィード
バックされているから、全加算器１３も、その内容がク
リアされてイニシャライズされる。

次いで、中央演算装置１は、ファイルｆｂの最初の１ワ
ードをファイルｆＩ１１に転送するべく、ファイルｆｂ
の最初のワードのアドレスにアクセスする。これによっ
て、アドレスバス９Ｃには、当該アドレスに対応するア
ドレス、ｊ言号ＡＯ〜Ａ１９が現われるが（ＡＯ−Ａ１
９）　、このとき、あらかじめ、アドレスデコーダ１Ｂ
には、バンクＲＡ〜１窓口２ｂのスタートアドレスＡＤ
ＩとエンドアドレスＡＤ２とを設定しておくものとする
。而して、ファイルｆｂは、バンクＲＡ　Ｍ窓口２ｂと
同一のアドレス範囲ＡＤＩ〜ＡＤ２を有するバンクＲＡ
Ｍ２ｃに含まれるものであるから、ファイルｆｂの最初
のワードのアドレスは、当然に、アドレス範囲ＡＤＩ〜
ＡＤ２の中にある。そこで、アドレスデコーダ１８は、
アドレスバス９Ｃに現われるアドレス信号△Ｏ〜Ａ１９
が、設定されたアドレス範囲ＡＤ１〜ＡＤ２の間におる
とぎに、その出力信号Ｓ２を発生するものとし、アドレ
ス信号ＡＯ−Ａ１９がアドレス範囲ＡＤ１〜ＡＤ２に含
まれないとき、その出力信号Ｓ２を発生しないような、
一種の、コンパレータとゲートとの組合せからなるもの
とすれば、前記の、ファイルｆｂの最初のワードへのア
クセスの際には、アドレスデコーダ１８の出力信号Ｓ２
が得られ（Ｓ２）、これがタイミング制御部１９に入力
される。

一方、ファイルｆｂの最初のワードにアクセスするため
に、中央演算装置１によって実行される命令は、ファイ
ルｆｂの当該ワードの内容を読み取るための、メモリリ
ード命令でめるから、コントロールバス９ｂのメモリ読
取り制御信号ＭＲＣが現われる（ＭＲＣ）。タイミング
制御部１９は、前記アドレスデコーダ１８の出力信号Ｓ
２と、コントロールバス９ｂのメモリ読取り制御信号Ｍ
ＲＣとを入力されて、出ツク信号Ｓ３を発生しくＳ３）
、これが、テンポラリレジスタ１２をイニシャライズす
る。

前記メモリリード命令の実行の結果、アドレスバス９Ｃ
上のアドレス信＠ＡＯ〜Ａ１９、コントロールバス９ｂ
のメモリ読取り制御信号ＭＲＣは、ともに、バス９を介
して、メモリユニット２にも供給されるから、メモリユ
ニット２は、これに呼応して、当該アドレスのメモリ内
容、すなわち、ファイルｆｂ（７）最初のワードの内容
を、データバス９ａ上に、データ信号ＤＯ〜０１５とし
て出力する（Ｄｏ〜Ｄ１５）。このデータ信号ＤＯ〜Ｄ
１５の下位８ビツト［）０−［）７は、アドレスバス９
Ｃ上にある、アドレス信号ＡＯ〜Ａ１９の最下位ビット
ＡＯを除いた下位８ビツトＡ１〜八８とともに、排他的
論理和回路１１に入力されて、ここで、対応する各ビッ
ト相互間の排他的論理和がとられ、その結果の８ビツト
と、データ信号ＤＯ−Ｄ１５の上位８ビツトＤ８〜［）
１５とが、ともに、テンポラリレジスタ１２に入力され
る。

テンポラリレジスタ１２に対する入力データのセットは
、タイミング制御部１９の、別の出力信号Ｓ４によって
行なわれる。すなわち、出力信号Ｓ４は、メモリ読取り
制御信号ＭＲＣの復帰のタイミングで出力されるものと
しくＳ４）、その時点においては、データバス９ａ上に
は、データ信号Ｄｏ　−、−０１５が確定した信号とし
て存在している。

このようにして、出力Ｅ　’ｊ　Ｓ　’ｌによって、テ
ンポラリレジスタ１２にセットされるデータは、データ
信号１）０−［）１５の上位８ビツトＤ８〜［）１５と
、データ信号［）Ｏ−［）１５の下位８ビツト［）Ｏ−
［）７が、それが記憶されていたファイルｆｂの対応す
るワードのアドレスを表わすアドレス信号ＡＯ〜Ａ１９
の、最下位ビットＡＯを除く下位８ビツトＡ１〜八８に
よって修飾されたものとの組合せからなっている。

テンポラリレジスタ１２にセットされたデータは、その
まま、全加算器１３に入力されるから、全加算器１３の
現在内容との間において、全加算が行なわれるが、全加
算器１３は、先きに、入出力制御部１７からの出力信号
Ｓ１によって、チェックサムレジスタ１４がイニシャラ
イズされ、その結果がフィードバックされているので、
その内容は、全ビットがクリアされており、したがって
、ここでは、テンポラリレジスタ１２の内容が、そのま
ま、全加算器１３に転写されることになる。

タイミング制御部１９は、出力信号Ｓ４の出力後、遅延
時間Ｔａをおいて、別の出力信号Ｓ５をチェックサムレ
ジスタ１４に送り（Ｓ５）、チェックサムレジスタ１４
は、このタイミングを以つて、全加算器１３の内容を取
り込んで記゛臘する。

ただし、遅延時間Ｔａは、全加算器１３の演算所用時間
を見込んだ遅れ時間でおる。さらに、チェックサムレジ
スタ１４の内容は、そのまま、全加算器１３にフィード
バックされるから、全加算器１３においても、その内容
が保持される。

中央演算装置１は、以上のチェックサム回路１０の動作
と併行して、データバス９ａ上のデータ信号［）Ｏ−［
）１５を、中央演算装置１内の、図示しない所定のレジ
スタに読み取っている。

而して、中央演算装置１が、次に実行する命令は、読み
取ったデータ［）Ｏ−［）１５を、ファイルｆｍの最初
のワードに格納するためのメモリライト命令でおる。こ
のメモリライト命令に呼応して、アドレスバス９Ｃ上に
は、ファイルｆｍの当該ワードに対応するアドレス信号
ＡＯ〜Ａ１９が現われるが、このときのアドレス信号Ａ
Ｏ〜Ａ１９は、本体ＲＡＭ２ａに含まれているファイル
ｆｍ内のワードを示すものであるから、このものは、ア
ドレスデコーダ１８に設定されているアドレス範囲ＡＤ
Ｉ〜ＡＤ２の間になく、したかって、アドレスデコーダ
１Ｂは、このメモリライト命令に対しＣは、何ら、その
出力信号Ｓ２を発生することがない。そのため、タイミ
ング制御部１９も、その出ツク信号Ｓ３、Ｓ４、Ｓ５の
いずれをも発生することがなく、したがって、チェック
サム回路１０は、全体として、何らの動作もしない。し
かしながら、この間においては、中央演算装置１から、
ファイルｆｍの所定アドレスのワードへのデータの転送
が行なわれ、前記メモ１ノライト命令の動作が遂行され
ることは勿論でおる。

続いて、中央演算装置１は、ファイルｆｂの第２のワー
ドを転送すべく、メモリリード命令を実行する。このと
きのチェックサム回路１０の動作も、前記の、転送すべ
き最初のワードのメモリリード命令の実行に呼応するも
のと全く同様である。

ただし、タイミング制御部１つからの出力信号Ｓ４によ
って、テンポラリレジスタ１２にデータがセットされた
時点では、前述のように、全加算器１３には、前回のメ
モリリード命令の実行の直後におけるチェックサムレジ
スタ１４の内容が保持されているから、今回の全加算器
１３の演算結果は、前回と今回との累積加算結果となり
、この累積結果が、チェックサムレジスタ１４にセット
されるとともに、これが、全加算器１３にフィードバッ
クされて保持される。

引き続いて、中央演算装置１が実行するメモリライト命
令に対しては、前述のとおり、チェックサム回路１０は
、何ら、応答することがない。

以上の動作を繰り返して、ファイルｆｂの全ワードにつ
いての転送を完了すれば、チェックサムレジスタ１４の
内容として、ファイルｆｂの全ワードについて、その下
位８ビツトＤｏ〜Ｄ７が各ワードのアドレスの、最下位
ビットＡＯを除く下位８ビツトＡ１〜八８との間で排他
的論理和がとられたものと、上位８ビツトＤ８〜０１５
との組合せからなるデータのチェックサムが１ｑられる
ことになる。

次いで、中央演算装置１にあいで、入出力ボート設定ス
イッチ１６ａに設定した入出力ボート番号をオペランド
とする入力命令を実行する。これに対応して、入出力ボ
ートコンパレータ１６は出力を発生ずるとともに、コン
トロールバス９ｂの入力制御信号ＩＯＲが現われるから
、入出力制御部１７は、これらの各信号に対応して、出
力信号Ｓ６を発生し、ドライバ１５を駆動する。ドライ
バ１５には、チェックサムレジスタ１４の内容が入力さ
れているので、ドライバ１５は、入出力制御部１７から
の出力信号Ｓ６を受けて、前記チェックサムレジスタ１
４の内容をデータバス９ａ上に出力し、したがって、中
央演算装置１は、前記入力命令の結果として、チェック
サムレジスタ１４に貯えられている、チェックサムを読
み取ることができるものである。

以上のチェックサム回路１Ｑの動作は、本体ＲＡ、Ｍ２
ａ内のファイルｆｍから、バンクＲＡ〜１２Ｃ内のファ
イルｆｂへのブロック転送においても、全く同様である
から、このときにも、チェックサムレジスタ１４にチェ
ックサムを集積し、中央演算装置１は、ドライバ１５と
データバス９ａとを介して、その結果を読み取ることが
できる。

ただし、このとき、アドレスデコーダ１８は、アドレス
範囲ＡＤＩ〜ＡＤ２の範囲たるファイルｆｂの各ワード
のアドレスに対してのみ、その出力信号Ｓ２を発生する
ことに変わりはなく、したがって、アドレスデコーダ１
８が出力信号Ｓ２を発生し、チェックサムレジスタ１４
にチェックサムを集積するのは、ファイルｆｍに対する
メモリリード命令の実行時ではなく、ファイルｆｂに対
するメモリライト命令の実行時でおる。よって、タイミ
ング制御部１９を動作せしめて、出力信号Ｓ３、Ｓ４を
発生せしめるのは、メモリ読取り制御信号ＭＲＣではな
く、メモリ書込み制御信号〜４ＷＣとなる点で、動作が
異なることになる。なあ、一般に、データバス９ａ上に
現われるデータ信号Ｄｏ−Ｄ１５の時間的長さは、メモ
リライト命令の実行時の方が、第４図に示すメモリリー
ド命令の実行時よりも長いので、チェックサム回路１０
の動作としては、メモリライト命令に呼応する今回の方
が、タイミング的に、大きな余裕が取れるもので必る。

以上のようにして、ファイルｆｂ、ｆｍ間のブロック転
送の際には、そのデータの転送方向がいずれの場合にあ
っても、チェックサムレジスタ１４に、チェックサムを
得ることができるので、たとえば、ファイルｆｍからフ
ァイルｆｂへの転送の際に得られたチェックサムを保存
しておき、次に、逆方向の転送の際に得られたチェック
サムとの比較を実施すれば、簡単に、これらのブロック
転送の際における転送誤りの有無、ないし、引ぎ続く２
回のブロック転送の間におけるデータの同一性の有無の
検出ができるものである。

なお、アドレスデコーダ１８に入力されているリフレッ
シュ信号ＲＦＳＨは、チェックサム回路１０の動作に直
接関与するものではなく、メモリユニット２を構成する
メモリ素子としてダイナミックＲＡＭを使用したときに
、アドレス△Ｄ１〜ＡＤ２の範囲内の領域に対するメモ
リリフレッシュ動作がなされても、アドレスデコーダ１
８が不用意に出力信号Ｓ２を出力しないように、アドレ
スデコーダ１８の動作を禁止する目的で入力されている
ものでおる。

以上説明した実施例においては、排他的論理和回路１１
は、データ信号Ｄｏ−Ｄ１５の下位８ビットＤＯ−Ｄ７
と、アドレス信号ＡＯ〜Ａ１９の、最下位ビットＡＯを
除く下位８ビツトへ１〜Ａ８との間において、各対応ビ
ット間の排イ也的論理和をとっている。ここで、アドレ
ス信号ＡＯ〜Ａ１９について、最下位ビットＡＯを除い
たのは、同ビットが、ワード単位のメモリアクセスとバ
イト単位のメモリアクセスとを切り換える情報として使
用されるインテル社製の８０８６系の中央演算装置１の
使用を想定したからでおって、一般的には、排他的論理
和回路１１に入力すべきアドレス情報としては、バンク
ＲＡＭ２ｃのメモリ容量をカバーできるに足る、任意の
下位のビット数を使用するのがよい。Ｖなわち、排他的
論理和回路１１は、データ信号ＤＯ〜［）１５を、アド
レス信号ΔＯ〜Ａ１９の一部で修飾することによって、
ブロック転送の途中における、ワード単位の交換的誤り
（特定ワードのアドレスが入れ替わってしまうタイプの
誤りをいう、以下同じ）が発生したことを検出するのが
目的であるが、この交換的誤りに関与する一方のアドレ
スが、バンクＲＡＭ２Ｇの範囲を越えるような極端な誤
りが生じたとぎは、別途用意したハードウェア的、また
は、ソフトウェア的保護方式によって、容易に、これを
検出することができるものである。しかしながら、排他
的論理和回路１１のビット数を大きくとって、データ信
号Ｄｏ〜０１５の全ビットに対して修飾を加えるように
してもよいことは勿論であり、さらには、排他的論理和
回路１１における論理演算内容も、その他の、任意の、
ビット単位の論理演算内容に変更してもよいものである
。

アドレスデコーダ１８に設定するアドレス範囲ＡＤＩ〜
ＡＤ２は、バンクＲＡ〜１窓口２ｂまたはバンクＲＡ〜
１２ｃのスタートアドレスＡＤ１とエンドアドレスＡＤ
２を、そのまま、固定して使用するものとしたが、これ
に代えて、転送元、または、転送先となるべきファイル
ｆｂのスタートアドレスとエンドアドレスとを使用して
、転送の都度、これを可変設定するように、虜ることも
できる。

これによれば、ファイルｆｂの範囲を逸脱するような交
換的誤りが発生したときは、アドレスデコーダ１８が、
その出力信号Ｓ２を発生しないので、前記排他的論理和
回路１１によるデータ信号り。

〜Ｄ７の修飾動作に頼ることなく、チェックサムエラー
として、確実に、誤り検出が可能となる。

以上の説明においては、ファイルｆｂ、ｆｍ間のデータ
転送は、１ワ一ド単位の転送命令を繰り返すことによっ
て実現するように記したが、チェックサム回路１０の動
作としては、高速のリピートプリフィックス命令とスト
リング操作命令とを使用するときでも、何ら変更となる
所はない。すなわち、そのときであっても、アドレスバ
ス９ａ１コントロールバス９ｂ、データバス９Ｃに時系
列的に現われる各信号の内容と順序は、前記説明と同一
でおるからである。

また、この実施例においては、アドレス信号ＡＯ〜Ａ１
９は２０ビツトから構成され、データ信＠ＤＯ〜［）１
５は１６ビツトから構成されるとともに、転送動作はワ
ード単位で行なわれるものとして説明したが、これらの
信号が、他の任意のビット数で構成され、ざらには、転
送動作がバイト単位で行なわれたとしても、この発明は
、その趣旨を、何ら変更することなく、そのまま適用で
きるものとする。

発明の詳細 な説明したようにこの発明によれば、ブロック転送の際
に、バス上に時系列的に現われるデータ信号をビット単
位に累積加算する全加算器と、該全加算器の出力を貯え
るチェックサムレジスタと、該チェックサムレジスタの
内容をバスに出力するドライバとを備え、チェックサム
レジスタの内容の読取りと消去とができるようになすと
ともに、チェックサムをとるべきアドレス範囲を設定す
るためのアドレスデコーダを設けることによって、全加
算器とチェックサムレジスタとは、バスに現われるデー
タ信号を分岐入力して、中央演算装置の処理時間を何ら
消費することなくチェックサムを集積することができる
ので、ソフトウェア的に処理する場合のように、中央演
算装置に余分な処理負担を強いることなく、適確に、チ
ェックサムをとることができるという、極めて優れた効
果がある。

加えて、バス上に、ワード単位またはバイト単位からな
る転送単位ごとに、データ信号とアドレス信号とが時系
列的に現われる限り、リピートプリフィックス命令とス
トリング操作命令との組合せによるときの如く、高速の
ブロック転送を行なうときにも、確実に、チェックサム
が得られ、しかも、このときも、これらの命令の高速性
を何ら損なうおそれがないという優れた効果もある。

また、すべての入出力信号が、マイクロコンピュータシ
ステムのバスに対して接続し得るものでおるから、惜別
のメモリチェック回路やメモリプロテクション殿能のな
い、既存の、または、標準構成のシステムに対しても、
極めて簡単に付加することができるという実用的な効果
もめる。

【図面の簡単な説明】

第１図ないし第４図は実施例を示し、第１図は全体ブロ
ック図、第２図はメモリユニットの構成概念図、第３図
はブロック転送の概念説明図、第４図は要部信号波形説
明図である。 第５図は従来技術を説明するプログラムフローチャート
である。 ＡＯ−Ａ１９・・・アドレス信号 Ｄｏ　−Ｄ１５・・・データ信号 ２ｂ・・・バンクＲＡＭ窓口 ９・・・バス １３・・・全加算器 １４・・・チェックサムレジスタ １５・・・ドライバ １８・・・アドレスデコーダ

Claims (1)

1. 【特許請求の範囲】 １）ブロック転送の際に、バス上に時系列的に現われる
   データ信号をビット単位に加算する全加算器と、該全加
   算器の出力を貯えるチェックサムレジスタと、該チェッ
   クサムレジスタの内容を前記バスに出力するドライバと
   を備え、前記チェックサムレジスタは、任意の入出力ポ
   ート番号を有する入出力機器として、内容の読取りと消
   去とが可能であるとともに、チェックサムをとるべきア
   ドレス範囲を設定するためのアドレスデコーダを備えて
   、前記バス上に現われるアドレス信号が、前、記アドレ
   スデコーダによって設定された範囲内であるときにのみ
   、前記チェックサムをとるようにしたことを特徴とする
   マイクロコンピュータにおけるチェックサム回路。 ２）前記全加算器は、前記バス上のデータ信号を、前記
   バス上のアドレス信号によつて修飾して加算することを
   特徴とする特許請求の範囲第１項記載のマイクロコンピ
   ュータにおけるチエックサム回路。 ３）前記アドレスデコーダは、バンクＲＡＭ窓口に相当
   するアドレス範囲を設定してあることを特徴とする特許
   請求の範囲第１項または第２項記載のマイクロコンピュ
   ータにおけるチェックサム回路。