JP2002341908A - コントローラ - Google Patents
コントローラInfo
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- JP2002341908A JP2002341908A JP2001149587A JP2001149587A JP2002341908A JP 2002341908 A JP2002341908 A JP 2002341908A JP 2001149587 A JP2001149587 A JP 2001149587A JP 2001149587 A JP2001149587 A JP 2001149587A JP 2002341908 A JP2002341908 A JP 2002341908A
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- memory
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- speed operation
- speed
- data
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- Memory System Of A Hierarchy Structure (AREA)
- Programmable Controllers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 データバックアップを図りつつ、処理速度を
高速化することができるコントローラを提供すること 【解決手段】 バッテリー１４によるバックアップ機能
付きの低速演算データメモリ１３と、バックアップ機能
がない高速演算データメモリ１２並びにより高速処理が
可能な高速内蔵メモリ１６を有する。演算部１５は、プ
ログラムメモリ１１に格納されたプログラムを実行する
に際し、アクセスコントローラ１７を介して各メモリ１
２，１３，１６に対して、データの読み書きをする。デ
ータの書き込みは、高速内蔵メモリと高速演算データメ
モリの一方と、更に、低速演算データメモリに対して行
い、データの読み出しは、高速内蔵メモリと高速演算デ
ータメモリから行う。これにより、読み出し速度は、高
速化され、全体の処理速度が高速になる。バックアップ
は、低速演算データメモリにより行われる。
高速化することができるコントローラを提供すること 【解決手段】 バッテリー１４によるバックアップ機能
付きの低速演算データメモリ１３と、バックアップ機能
がない高速演算データメモリ１２並びにより高速処理が
可能な高速内蔵メモリ１６を有する。演算部１５は、プ
ログラムメモリ１１に格納されたプログラムを実行する
に際し、アクセスコントローラ１７を介して各メモリ１
２，１３，１６に対して、データの読み書きをする。デ
ータの書き込みは、高速内蔵メモリと高速演算データメ
モリの一方と、更に、低速演算データメモリに対して行
い、データの読み出しは、高速内蔵メモリと高速演算デ
ータメモリから行う。これにより、読み出し速度は、高
速化され、全体の処理速度が高速になる。バックアップ
は、低速演算データメモリにより行われる。
Description
【０００１】
【発明の属する技術分野】この発明は、プログラマブル
コントローラ（ＰＬＣ）等のコントローラに関するもの
である。
コントローラ（ＰＬＣ）等のコントローラに関するもの
である。
【０００２】
【従来の技術】ＦＡ（ファクトリオートメーション）で
用いられるプログラマブルコントローラ（ＰＬＣ）は、
入力機器（スイッチやセンサなど）のＯＮ／ＯＦＦ情報
を入力し、ラダー言語などで書かれたシーケンスプログ
ラム（ユーザプログラム）に沿って論理演算を実行し
て、その演算結果により、出力機器（リレーやバルブ、
アクチュエータなど）にＯＮ／ＯＦＦ情報の信号を出力
することで制御を行う。
用いられるプログラマブルコントローラ（ＰＬＣ）は、
入力機器（スイッチやセンサなど）のＯＮ／ＯＦＦ情報
を入力し、ラダー言語などで書かれたシーケンスプログ
ラム（ユーザプログラム）に沿って論理演算を実行し
て、その演算結果により、出力機器（リレーやバルブ、
アクチュエータなど）にＯＮ／ＯＦＦ情報の信号を出力
することで制御を行う。
【０００３】図１は、係るＰＬＣの内部構造を、メモリ
アクセスに着目して記載した図である。同図に示すよう
に、ＰＬＣ１内は、プログラムメモリ２内のユーザプロ
グラムを読み出した演算部３が、プログラム内容に沿っ
て演算データメモリ（低速メモリ）４から、所定のデー
タを読み出して演算処理をし、その演算結果を演算デー
タメモリ４の所定エリアに書き戻す処理を行っている。
なお、上記プログラムの読み出しやデータの読み書き
は、メモリタイミングコントローラ５によって所定のタ
イミングで行われる。
アクセスに着目して記載した図である。同図に示すよう
に、ＰＬＣ１内は、プログラムメモリ２内のユーザプロ
グラムを読み出した演算部３が、プログラム内容に沿っ
て演算データメモリ（低速メモリ）４から、所定のデー
タを読み出して演算処理をし、その演算結果を演算デー
タメモリ４の所定エリアに書き戻す処理を行っている。
なお、上記プログラムの読み出しやデータの読み書き
は、メモリタイミングコントローラ５によって所定のタ
イミングで行われる。
【０００４】そして、ＰＬＣ１は、電源を切断してもプ
ログラムや演算データを保持しておき、次の電源投入時
に利用する必要から、バックアップ用のバッテリー６を
備え、そのバッテリー６からプログラムメモリ２や演算
データメモリ４に対して電力を供給し、データ保持をす
る。
ログラムや演算データを保持しておき、次の電源投入時
に利用する必要から、バックアップ用のバッテリー６を
備え、そのバッテリー６からプログラムメモリ２や演算
データメモリ４に対して電力を供給し、データ保持をす
る。
【０００５】ところで、演算を実行するプログラムが、
図２（ａ）に示すように、「接点ＡがＯＮの時に、Ｂ情
報を読み出して（Ｃ）に書き込む処理を実行する。」も
のの場合、実際の演算データメモリ４に対する読み書き
（アクセス）は、図２（ｂ）に示すようになる。すなわ
ち、 （１）ＬＤ命令での、Ａ情報の読み出し （２）ＭＯＶ命令での、Ｂ情報の読み出し （３）ＭＯＶ命令での、Ｃ情報の読み出し （４）ＭＯＶ命令での、Ｂ情報を（Ｃ）に書き込む際
の、マスクデータの読み出し （５）ＭＯＶ命令での、Ｂ情報とマスクデータを加工し
て生成した値を（Ｃ）に書き込む の５つの工程を実行する。なお、マスクデータ（Ｍａｓ
ｋＤａｔａ）は、データの書き替えをしないビットを特
定するためのデータである。また、（Ｃ）とは、Ｃ情報
を書き込むためのメモリ領域（アドレス）である。以下
の説明でも（Ｘ）と有る場合には、Ｘ情報を書き込むた
めのメモリ領域（アドレス）を意味する。
図２（ａ）に示すように、「接点ＡがＯＮの時に、Ｂ情
報を読み出して（Ｃ）に書き込む処理を実行する。」も
のの場合、実際の演算データメモリ４に対する読み書き
（アクセス）は、図２（ｂ）に示すようになる。すなわ
ち、 （１）ＬＤ命令での、Ａ情報の読み出し （２）ＭＯＶ命令での、Ｂ情報の読み出し （３）ＭＯＶ命令での、Ｃ情報の読み出し （４）ＭＯＶ命令での、Ｂ情報を（Ｃ）に書き込む際
の、マスクデータの読み出し （５）ＭＯＶ命令での、Ｂ情報とマスクデータを加工し
て生成した値を（Ｃ）に書き込む の５つの工程を実行する。なお、マスクデータ（Ｍａｓ
ｋＤａｔａ）は、データの書き替えをしないビットを特
定するためのデータである。また、（Ｃ）とは、Ｃ情報
を書き込むためのメモリ領域（アドレス）である。以下
の説明でも（Ｘ）と有る場合には、Ｘ情報を書き込むた
めのメモリ領域（アドレス）を意味する。
【０００６】
【発明が解決しようとする課題】演算メモリに対するリ
ードアクセス，ライトアクセスは、使用するメモリのア
クセススピードに依存する。仮に、１回の読み出しや書
き込みが４サイクルかかるとすると、上記一連の処理を
完了するまでに２０サイクル必要となる。
ードアクセス，ライトアクセスは、使用するメモリのア
クセススピードに依存する。仮に、１回の読み出しや書
き込みが４サイクルかかるとすると、上記一連の処理を
完了するまでに２０サイクル必要となる。
【０００７】ところで、上記した構成のＰＬＣ１におい
て処理速度を高速化するためには、メモリのアクセスス
ピードを高速化する必要がある。
て処理速度を高速化するためには、メモリのアクセスス
ピードを高速化する必要がある。
【０００８】しかしながら、アクセススピードが高速な
メモリは、多くの場合バックアップに対応していない
か、仮に対応しているものは価格が高く、実用に供し得
ないものとなる。従って、より高速化を行うことが困難
であった。
メモリは、多くの場合バックアップに対応していない
か、仮に対応しているものは価格が高く、実用に供し得
ないものとなる。従って、より高速化を行うことが困難
であった。
【０００９】一方、演算データメモリ４に格納していた
データの種類・内容について検証すると、データの中に
はバックアップする必要がないものもある。しかし、従
来のＰＬＣでは、演算データメモリ４は単一のメモリで
構成されているため、例えば、高速なシステムを構築す
る場合、すべての演算データメモリをコストの高い高速
・低消費電力のメモリで構成する必要があり、コスト高
になってしまう。
データの種類・内容について検証すると、データの中に
はバックアップする必要がないものもある。しかし、従
来のＰＬＣでは、演算データメモリ４は単一のメモリで
構成されているため、例えば、高速なシステムを構築す
る場合、すべての演算データメモリをコストの高い高速
・低消費電力のメモリで構成する必要があり、コスト高
になってしまう。
【００１０】この発明は、メモリ構成を複数化し、制御
を行うことで、データバックアップを図りつつ、処理速
度を高速化することができるコントローラを提供するこ
とを目的とする。また、データ（情報）の内容によっ
て、アクセス先のメモリを切り替えることで、最適なメ
モリ構成を実現することを目的としている。
を行うことで、データバックアップを図りつつ、処理速
度を高速化することができるコントローラを提供するこ
とを目的とする。また、データ（情報）の内容によっ
て、アクセス先のメモリを切り替えることで、最適なメ
モリ構成を実現することを目的としている。
【００１１】
【課題を解決するための手段】この発明によるコントロ
ーラは、バックアップ機能付きの低速演算データメモリ
と、バックアップ機能がない高速演算データメモリと、
前記各演算データメモリに対して、データのアクセスを
して演算処理を実行する演算部とを備えたコントローラ
である。そして、前記演算部は、データの書き込みは、
前記低速演算データメモリと前記高速演算データメモリ
に対して行い、データの読み出しは、前記高速演算デー
タメモリから行うようにした。そして、電源投入の際
に、前記低速演算データメモリに保持されたデータを前
記高速演算データメモリに格納する機能を備えるとよ
い。
ーラは、バックアップ機能付きの低速演算データメモリ
と、バックアップ機能がない高速演算データメモリと、
前記各演算データメモリに対して、データのアクセスを
して演算処理を実行する演算部とを備えたコントローラ
である。そして、前記演算部は、データの書き込みは、
前記低速演算データメモリと前記高速演算データメモリ
に対して行い、データの読み出しは、前記高速演算デー
タメモリから行うようにした。そして、電源投入の際
に、前記低速演算データメモリに保持されたデータを前
記高速演算データメモリに格納する機能を備えるとよ
い。
【００１２】この発明によると、低速演算データメモリ
にデータを格納するので、たとえ電源が切断された場合
でも、データが保存される。また、データの格納は、こ
の低速演算データメモリとともに、高速演算データメモ
リに同一内容のデータを格納し、読み出しの際には高速
演算データメモリに格納されたデータを呼び出すので、
読み出しにかかる時間が短くなり、全体としてメモリア
クセスの処理速度が高速化する。
にデータを格納するので、たとえ電源が切断された場合
でも、データが保存される。また、データの格納は、こ
の低速演算データメモリとともに、高速演算データメモ
リに同一内容のデータを格納し、読み出しの際には高速
演算データメモリに格納されたデータを呼び出すので、
読み出しにかかる時間が短くなり、全体としてメモリア
クセスの処理速度が高速化する。
【００１３】前記高速演算データメモリを、複数設け、
そのうちの一部がより高速な内部メモリとすることがで
きる。内部メモリを使用することで、更なる高速化が期
待できる。また、このように複数のメモリを持たせるこ
とにより、データの内容によって、アクセス先のメモリ
を切り替えることができ、最適なメモリ構成が実現され
る。
そのうちの一部がより高速な内部メモリとすることがで
きる。内部メモリを使用することで、更なる高速化が期
待できる。また、このように複数のメモリを持たせるこ
とにより、データの内容によって、アクセス先のメモリ
を切り替えることができ、最適なメモリ構成が実現され
る。
【００１４】もちろん、高速演算データメモリは１個で
も良く、その場合のメモリの設置個所は、外部に取り付
けても良いし、内蔵してもよい。また、高速演算データ
メモリを複数設ける場合でも、全てを外部メモリにして
ももちろん良い。
も良く、その場合のメモリの設置個所は、外部に取り付
けても良いし、内蔵してもよい。また、高速演算データ
メモリを複数設ける場合でも、全てを外部メモリにして
ももちろん良い。
【００１５】また、前記低速演算データメモリに対する
バックアップは、高速演算データメモリに格納するデー
タに対し、全てをバックアップするようにしても良い
し、バックアップをしないモードを設けてもよい。この
バックアップをしないモードであるが、高速演算データ
メモリ（内部メモリか否かは問わない）の全部或いは一
部をバックアップしないようにすることができる。この
ようにすると、処理速度を向上させることができる。
バックアップは、高速演算データメモリに格納するデー
タに対し、全てをバックアップするようにしても良い
し、バックアップをしないモードを設けてもよい。この
バックアップをしないモードであるが、高速演算データ
メモリ（内部メモリか否かは問わない）の全部或いは一
部をバックアップしないようにすることができる。この
ようにすると、処理速度を向上させることができる。
【００１６】更に、前記低速演算データメモリと前記高
速演算データメモリに対し、前記演算部からの命令に従
いデータの読み書きを制御する制御手段を設け、前記制
御手段は、前記低速演算データメモリと前記高速演算デ
ータメモリに対するデータの書き込みを並列に処理可能
とするとよい。もちろん、従来と同様に演算部が各演算
データメモリに対してアクセスするようにしても良い。
速演算データメモリに対し、前記演算部からの命令に従
いデータの読み書きを制御する制御手段を設け、前記制
御手段は、前記低速演算データメモリと前記高速演算デ
ータメモリに対するデータの書き込みを並列に処理可能
とするとよい。もちろん、従来と同様に演算部が各演算
データメモリに対してアクセスするようにしても良い。
【００１７】また、前記制御手段としては、例えば、前
記演算部からの命令に従い前記低速演算データメモリ並
びに前記高速演算データメモリのうちのアクセス先を決
定するアクセスコントローラと、前記低速演算データメ
モリ並びに前記高速演算データメモリに対してそれぞれ
接続され、データの読み書きを行うメモリタイミングコ
ントローラを備えて構成することができる。この場合
に、前記メモリタイミングコントローラは、それぞれ独
立して動作可能にし、前記アクセスコントローラは、決
定したアクセス先に接続された前記メモリタイミングコ
ントローラに対して動作命令を送り、その動作命令に従
って前記メモリタイミングコントローラが動作するよう
にする。
記演算部からの命令に従い前記低速演算データメモリ並
びに前記高速演算データメモリのうちのアクセス先を決
定するアクセスコントローラと、前記低速演算データメ
モリ並びに前記高速演算データメモリに対してそれぞれ
接続され、データの読み書きを行うメモリタイミングコ
ントローラを備えて構成することができる。この場合
に、前記メモリタイミングコントローラは、それぞれ独
立して動作可能にし、前記アクセスコントローラは、決
定したアクセス先に接続された前記メモリタイミングコ
ントローラに対して動作命令を送り、その動作命令に従
って前記メモリタイミングコントローラが動作するよう
にする。
【００１８】メモリタイミングコントローラが独立して
動作できるので、高速演算データメモリと低速演算デー
タメモリに対して平行、つまり同時に書き込むことがで
きる。もちろん、高速演算データメモリが複数存在する
場合には、各高速演算データメモリにそれぞれ独立して
動作可能なメモリタイミングコントローラが接続され
る。また、アクセスコントローラが決定するアクセス先
は、１つの場合もあれば複数の場合もある。
動作できるので、高速演算データメモリと低速演算デー
タメモリに対して平行、つまり同時に書き込むことがで
きる。もちろん、高速演算データメモリが複数存在する
場合には、各高速演算データメモリにそれぞれ独立して
動作可能なメモリタイミングコントローラが接続され
る。また、アクセスコントローラが決定するアクセス先
は、１つの場合もあれば複数の場合もある。
【００１９】
【発明の実施の形態】図３は、本発明に係るコントロー
ラであるＰＬＣの好適な一実施の形態を示している。同
図に示すように、ＡＳＩＣ１０の外部に、ユーザプログ
ラムが格納されたプログラムメモリ１１と、外部メモリ
としての高速演算データメモリ１２と、低速演算データ
メモリ１３とを備え、低速演算データメモリ１３にはバ
ッテリー１４が接続され、ＰＬＣの主電源が切断された
としても、そのバッテリー１４からの電力供給を受け、
格納されたデータを保持する。
ラであるＰＬＣの好適な一実施の形態を示している。同
図に示すように、ＡＳＩＣ１０の外部に、ユーザプログ
ラムが格納されたプログラムメモリ１１と、外部メモリ
としての高速演算データメモリ１２と、低速演算データ
メモリ１３とを備え、低速演算データメモリ１３にはバ
ッテリー１４が接続され、ＰＬＣの主電源が切断された
としても、そのバッテリー１４からの電力供給を受け、
格納されたデータを保持する。
【００２０】ＡＳＩＣ１０内には、プログラムメモリ１
１内のユーザプログラムを読み出し、所定の演算処理を
実行する演算部１５と、演算部１５で演算処理する際に
使用するデータを格納する高速演算データメモリたる高
速内蔵メモリ１６を備えている。上記した３つの演算デ
ータメモリのメモリアクセススピードは、低速演算デー
タメモリ１３が最も遅く（例えば、５５から７０ｎ
ｓ）、高速内蔵メモリ１６が最も早い（例えば、７から
１０ｎｓ）。そして、高速演算データメモリ１２は、そ
の中間（例えば、１５から２５ｎｓ）の速度となってい
る。また、低速演算データメモリ１３と高速演算データ
メモリ１２の容量は同じ（たとえば１から４Ｍｂｉｔ）
にし、それに比較し高速内蔵メモリ１６の容量は小さく
（たとえば８から２５６ｋｂｉｔ）している。
１内のユーザプログラムを読み出し、所定の演算処理を
実行する演算部１５と、演算部１５で演算処理する際に
使用するデータを格納する高速演算データメモリたる高
速内蔵メモリ１６を備えている。上記した３つの演算デ
ータメモリのメモリアクセススピードは、低速演算デー
タメモリ１３が最も遅く（例えば、５５から７０ｎ
ｓ）、高速内蔵メモリ１６が最も早い（例えば、７から
１０ｎｓ）。そして、高速演算データメモリ１２は、そ
の中間（例えば、１５から２５ｎｓ）の速度となってい
る。また、低速演算データメモリ１３と高速演算データ
メモリ１２の容量は同じ（たとえば１から４Ｍｂｉｔ）
にし、それに比較し高速内蔵メモリ１６の容量は小さく
（たとえば８から２５６ｋｂｉｔ）している。
【００２１】また、ＡＳＩＣ１０内には、上記した各メ
モリ１１〜１３，１６に対して実際に所定のタイミング
でデータの読み書きを行うためのメモリタイミングコン
トローラ１８と、３つの演算データメモリ１２，１３，
１６に対してデータアクセスの制御を行うアクセスコン
トローラ１７も備えている。メモリタイミングコントロ
ーラ１８は、各メモリに対応して設けられ、それぞれが
独立して動作可能となる。
モリ１１〜１３，１６に対して実際に所定のタイミング
でデータの読み書きを行うためのメモリタイミングコン
トローラ１８と、３つの演算データメモリ１２，１３，
１６に対してデータアクセスの制御を行うアクセスコン
トローラ１７も備えている。メモリタイミングコントロ
ーラ１８は、各メモリに対応して設けられ、それぞれが
独立して動作可能となる。
【００２２】更に、本形態では、アクセスコントローラ
１７は、高速内蔵メモリ１６の使用領域（アドレス）を
記憶する設定用レジスタ１７ａと、バックアップ用の書
き込みをしないデータ（アドレス）を記憶する書き込み
不要情報記憶部１７ｂを備えている。そして、アクセス
コントローラ１７は、演算部１５からの要求に従い、３
つの演算データメモリ１２，１３，１６のうちのアクセ
ス先を決定し、その決定したアクセス先の演算データメ
モリに接続されたメモリタイミングコントローラ１８に
対して動作命令を送る。メモリタイミングコントローラ
１８は、受け取った動作命令に従って、接続された演算
データメモリに対してデータの読み書きを行う。
１７は、高速内蔵メモリ１６の使用領域（アドレス）を
記憶する設定用レジスタ１７ａと、バックアップ用の書
き込みをしないデータ（アドレス）を記憶する書き込み
不要情報記憶部１７ｂを備えている。そして、アクセス
コントローラ１７は、演算部１５からの要求に従い、３
つの演算データメモリ１２，１３，１６のうちのアクセ
ス先を決定し、その決定したアクセス先の演算データメ
モリに接続されたメモリタイミングコントローラ１８に
対して動作命令を送る。メモリタイミングコントローラ
１８は、受け取った動作命令に従って、接続された演算
データメモリに対してデータの読み書きを行う。
【００２３】このように、メモリタイミングコントロー
ラ１８が独立して動作可能としているため、同一タイミ
ングで動作することもでき、よって、例えばアクセスコ
ントローラ１７が決定したアクセス先が複数存在する場
合には、その複数のメモリタイミングコントローラ１８
が同時に動作し、複数の演算データメモリに対して同時
にデータを書き込むことができる。さらに、各演算デー
タメモリ１２，１３，１６は、それぞれ独立した別々の
メモリバス（高速対応、低速対応，超高速対応のもの）
で接続されている。
ラ１８が独立して動作可能としているため、同一タイミ
ングで動作することもでき、よって、例えばアクセスコ
ントローラ１７が決定したアクセス先が複数存在する場
合には、その複数のメモリタイミングコントローラ１８
が同時に動作し、複数の演算データメモリに対して同時
にデータを書き込むことができる。さらに、各演算デー
タメモリ１２，１３，１６は、それぞれ独立した別々の
メモリバス（高速対応、低速対応，超高速対応のもの）
で接続されている。
【００２４】なお、各演算データメモリ１２，１３，１
６に格納されるデータとしては、例えば、ＰＬＣに直接
またはネットワークを介して接続される入力機器からの
ＯＮ／ＯＦＦ情報や出力機器へのＯＮ／ＯＦＦ情報など
がある。
６に格納されるデータとしては、例えば、ＰＬＣに直接
またはネットワークを介して接続される入力機器からの
ＯＮ／ＯＦＦ情報や出力機器へのＯＮ／ＯＦＦ情報など
がある。
【００２５】まず、データの書き込みについて説明する
と、バックアップ機能のない高速内蔵メモリ１６と高速
演算データメモリ１２に対しては重複して書き込むこと
はなく、何れか一方に格納するようにしている。高速内
蔵メモリ１６が使用されるメモリ領域は、設定用レジス
タ１７ａによって予め決定されているので、アクセスコ
ントローラ１７は、演算部１５から、あるメモリ領域に
対してデータの書き込み要求を受けた場合には、設定用
レジスタ１７ａに登録されているか否かを判断し、デー
タの書き込み先（高速内蔵メモリ１６，高速演算データ
メモリ１３）を決定し、対応するメモリタイミングコン
トローラ１８を介してメモリにアクセスし、データを書
き込む。
と、バックアップ機能のない高速内蔵メモリ１６と高速
演算データメモリ１２に対しては重複して書き込むこと
はなく、何れか一方に格納するようにしている。高速内
蔵メモリ１６が使用されるメモリ領域は、設定用レジス
タ１７ａによって予め決定されているので、アクセスコ
ントローラ１７は、演算部１５から、あるメモリ領域に
対してデータの書き込み要求を受けた場合には、設定用
レジスタ１７ａに登録されているか否かを判断し、デー
タの書き込み先（高速内蔵メモリ１６，高速演算データ
メモリ１３）を決定し、対応するメモリタイミングコン
トローラ１８を介してメモリにアクセスし、データを書
き込む。
【００２６】また、本形態では、高速演算データメモリ
１２と低速演算データメモリ１３のメモリ容量を等しく
しているので、高速演算データメモリ１２に格納したデ
ータは、低速演算データメモリ１３に対しても同時に書
き込む。これにより、低速演算データメモリ１３と高速
演算データメモリ１２の内容の同時性を保つとともに、
低消費電流である低速演算データメモリ１３に対してバ
ッテリーバックアップを行うことで、長期のバッテリー
１４によるデータ保持を可能とする。
１２と低速演算データメモリ１３のメモリ容量を等しく
しているので、高速演算データメモリ１２に格納したデ
ータは、低速演算データメモリ１３に対しても同時に書
き込む。これにより、低速演算データメモリ１３と高速
演算データメモリ１２の内容の同時性を保つとともに、
低消費電流である低速演算データメモリ１３に対してバ
ッテリーバックアップを行うことで、長期のバッテリー
１４によるデータ保持を可能とする。
【００２７】同様に、高速内蔵メモリ１６に格納したデ
ータについても、低速演算データメモリ１３に対して同
時に書き込むようにすると、低速演算データメモリ１３
と高速内蔵メモリ１６の内容の同時性を保つとともに、
低消費電流である低速演算データメモリ１３に対してバ
ッテリーバックアップを行うことで、長期のバッテリー
１４によるデータ保持を可能とする。
ータについても、低速演算データメモリ１３に対して同
時に書き込むようにすると、低速演算データメモリ１３
と高速内蔵メモリ１６の内容の同時性を保つとともに、
低消費電流である低速演算データメモリ１３に対してバ
ッテリーバックアップを行うことで、長期のバッテリー
１４によるデータ保持を可能とする。
【００２８】但し、特に高速内蔵メモリ１６に格納する
データは、長期に保存、つまり、バックアップする必要
がないものがある。係るバックアップが不要なデータに
ついては、低速演算データメモリ１３への書き込みをし
ないようにしている。すなわち、係る書き込みをしない
データは、上記した通り不要情報記憶部１７ｂに格納さ
れている。従って、アクセスコントローラ１７は、演算
部１５から、あるメモリ領域に対してデータの書き込み
要求を受けた場合に、設定用レジスタ１７ａに登録され
ているか否かを判断し、高速内蔵メモリ１６に格納する
べきデータと判断した場合には、不要情報記憶部１７ｂ
をアクセスし、バックアップが必要か否かを判断する。
そして、必要な場合には、高速内蔵メモリ１６と低速演
算データメモリ１３の両方に対して同じにデータの書き
込みを行い、不要な場合には高速内蔵メモリ１６のみに
データを書き込む。
データは、長期に保存、つまり、バックアップする必要
がないものがある。係るバックアップが不要なデータに
ついては、低速演算データメモリ１３への書き込みをし
ないようにしている。すなわち、係る書き込みをしない
データは、上記した通り不要情報記憶部１７ｂに格納さ
れている。従って、アクセスコントローラ１７は、演算
部１５から、あるメモリ領域に対してデータの書き込み
要求を受けた場合に、設定用レジスタ１７ａに登録され
ているか否かを判断し、高速内蔵メモリ１６に格納する
べきデータと判断した場合には、不要情報記憶部１７ｂ
をアクセスし、バックアップが必要か否かを判断する。
そして、必要な場合には、高速内蔵メモリ１６と低速演
算データメモリ１３の両方に対して同じにデータの書き
込みを行い、不要な場合には高速内蔵メモリ１６のみに
データを書き込む。
【００２９】なお、本形態では、高速内蔵メモリ１６に
ついては、バックアップをするか否かを選択できるよう
にしたが、本発明は必ずしも係る機能はなくても良く、
高速内蔵メモリ１６に格納するデータの全てをバックア
ップするようにしても良いし、逆に全てをバックアップ
しないようにしても良い。さらに、係るバックアップし
ないようにする機能は、高速演算データメモリ１２に書
き込むデータに対して設定するようにしてももちろん良
い。
ついては、バックアップをするか否かを選択できるよう
にしたが、本発明は必ずしも係る機能はなくても良く、
高速内蔵メモリ１６に格納するデータの全てをバックア
ップするようにしても良いし、逆に全てをバックアップ
しないようにしても良い。さらに、係るバックアップし
ないようにする機能は、高速演算データメモリ１２に書
き込むデータに対して設定するようにしてももちろん良
い。
【００３０】さらに、高速演算データメモリ１２には、
マスクデータ（ＭａｓｋＤａｔａ）を格納するようにし
ている。このマスクデータは、あるデータ（ｎビット）
のうちで更新（書き替え）をしないビットを特定するも
のである。具体的には、対応する各ビットの値が「０」
の場合には書き替えを許容し、「１」の場合には書き替
えしないようになる。つまり、あるＤ情報（４ｂｉｔ
ｓ）についてのマスクデータが、「０１００」で、現在
格納されているデータが「００００」とし、このＤ情報
について「１１１１」を書き込めという命令があった場
合、マスクデータが０の部分のみ更新されて「１０１
１」という値が格納される。
マスクデータ（ＭａｓｋＤａｔａ）を格納するようにし
ている。このマスクデータは、あるデータ（ｎビット）
のうちで更新（書き替え）をしないビットを特定するも
のである。具体的には、対応する各ビットの値が「０」
の場合には書き替えを許容し、「１」の場合には書き替
えしないようになる。つまり、あるＤ情報（４ｂｉｔ
ｓ）についてのマスクデータが、「０１００」で、現在
格納されているデータが「００００」とし、このＤ情報
について「１１１１」を書き込めという命令があった場
合、マスクデータが０の部分のみ更新されて「１０１
１」という値が格納される。
【００３１】一方、通常の演算実行に伴うデータの読み
出しは、高速内蔵メモリ１６或いは高速演算データメモ
リ１２にアクセスし、読み出すことになる。つまり、演
算部１５から、あるメモリ領域に格納されたデータの読
み出し要求を受けた場合に、設定用レジスタ１７ａをア
クセスして該当するデータが格納されているメモリが、
高速内蔵メモリ１６と高速演算データメモリ１２の何れ
であるかを特定し、該当するメモリのメモリタイミング
コントローラ１８を介してデータを読み出し、演算部１
５に渡す。
出しは、高速内蔵メモリ１６或いは高速演算データメモ
リ１２にアクセスし、読み出すことになる。つまり、演
算部１５から、あるメモリ領域に格納されたデータの読
み出し要求を受けた場合に、設定用レジスタ１７ａをア
クセスして該当するデータが格納されているメモリが、
高速内蔵メモリ１６と高速演算データメモリ１２の何れ
であるかを特定し、該当するメモリのメモリタイミング
コントローラ１８を介してデータを読み出し、演算部１
５に渡す。
【００３２】なお、電源が切断後、投入された場合に
は、低速演算データメモリ１３に格納されたデータを読
み出し、対応する高速演算データメモリ１２と高速内蔵
メモリ１６の所定領域に書き込む。
は、低速演算データメモリ１３に格納されたデータを読
み出し、対応する高速演算データメモリ１２と高速内蔵
メモリ１６の所定領域に書き込む。
【００３３】そして、本形態では、上記したように、演
算データを格納するメモリを複数有するが、書き込みは
１回の命令に従って複数のメモリに対して同時に書き込
み、読み出しは、対応する所定のメモリにアクセスして
取得するため、演算部１５からみたメモリマップは、単
一のメモリマップとして見える。よって、演算部１５に
おける演算処理は、従来から行われる通常のものを実行
できる。
算データを格納するメモリを複数有するが、書き込みは
１回の命令に従って複数のメモリに対して同時に書き込
み、読み出しは、対応する所定のメモリにアクセスして
取得するため、演算部１５からみたメモリマップは、単
一のメモリマップとして見える。よって、演算部１５に
おける演算処理は、従来から行われる通常のものを実行
できる。
【００３４】メモリマップの一例を示すと、図４のよう
になる。この図では、高速内蔵メモリ１６は、０ｘ１０
００から０ｘ２０００までが割り当てられており、Ａ情
報，Ｂ情報，Ｄ情報は高速内蔵メモリ１６の各領域
（Ａ），（Ｂ），（Ｄ）に書き込み、当該領域以外に格
納されるＣ情報は、高速演算データメモリ１２の領域
（Ｃ）に書き込まれる。また、この例では、バックアッ
プ可能な低速演算データメモリ１３には、Ｄ情報，Ｃ情
報が書き込まれる。換言すると、Ａ情報，Ｂ情報はバッ
クアップはされない。
になる。この図では、高速内蔵メモリ１６は、０ｘ１０
００から０ｘ２０００までが割り当てられており、Ａ情
報，Ｂ情報，Ｄ情報は高速内蔵メモリ１６の各領域
（Ａ），（Ｂ），（Ｄ）に書き込み、当該領域以外に格
納されるＣ情報は、高速演算データメモリ１２の領域
（Ｃ）に書き込まれる。また、この例では、バックアッ
プ可能な低速演算データメモリ１３には、Ｄ情報，Ｃ情
報が書き込まれる。換言すると、Ａ情報，Ｂ情報はバッ
クアップはされない。
【００３５】図４に示すメモリマップにおいて、図２
（ａ）と同様の命令を実行した場合の各メモリへのアク
セス例は、図５に示すようになる。すなわち、 （１）ＬＤ命令での、内蔵高速メモリ１６からのＡ情報
の読み出し （２）ＭＯＶ命令での、内蔵高速メモリ１６からのＢ情
報の読み出し、及び高速演算データメモリ１２からＤ情
報についてのマスクデータの読み出し （３）ＭＯＶ命令での、高速演算データメモリ１２から
のＣ情報の読み出し （４）ＭＯＶ命令での、Ｂ情報，Ｃ情報とマスクデータ
を加工して得られた値を高速演算データメモリ１２の
（Ｄ）、及び低速演算データメモリ１３の（Ｄ）に書き
込む 以上の様な操作を行うことで、９Ｃｙｃｌｅにて処理が
完了することとなる。また、低速演算データメモリ１３
には、常にバッテリーで保存すべきデータが残されるこ
ととなる。
（ａ）と同様の命令を実行した場合の各メモリへのアク
セス例は、図５に示すようになる。すなわち、 （１）ＬＤ命令での、内蔵高速メモリ１６からのＡ情報
の読み出し （２）ＭＯＶ命令での、内蔵高速メモリ１６からのＢ情
報の読み出し、及び高速演算データメモリ１２からＤ情
報についてのマスクデータの読み出し （３）ＭＯＶ命令での、高速演算データメモリ１２から
のＣ情報の読み出し （４）ＭＯＶ命令での、Ｂ情報，Ｃ情報とマスクデータ
を加工して得られた値を高速演算データメモリ１２の
（Ｄ）、及び低速演算データメモリ１３の（Ｄ）に書き
込む 以上の様な操作を行うことで、９Ｃｙｃｌｅにて処理が
完了することとなる。また、低速演算データメモリ１３
には、常にバッテリーで保存すべきデータが残されるこ
ととなる。
【００３６】図６は、高速内蔵メモリ１６にデータを書
き込む例を示しており、図５の例と比較すると、ＭＯＶ
命令によるデータの格納先が「（Ｃ）」から「（Ｄ）」
に変更されている。この場合の各メモリへのアクセス例
は、以下の通りである。 （１）ＬＤ命令での、内蔵高速メモリからのＡ情報の読
み出し （２）ＭＯＶ命令での、内蔵高速メモリからのＢ情報の
読み出し、及び高速演算データメモリからのＣ情報につ
いてのマスクデータの読み出し （３）ＭＯＶ命令での、内蔵高速メモリ１６からのＤ情
報の読み出し、 （４）ＭＯＶ命令での、Ｂ情報，Ｄ情報とマスクデータ
を加工して得られた値を内蔵高速メモリ１６の（Ｃ）、
及び低速演算データメモリ１３の（Ｃ）に書き込む 以上の様な操作を行うことで、８Ｃｙｃｌｅにて処理が
完了することとなる。
き込む例を示しており、図５の例と比較すると、ＭＯＶ
命令によるデータの格納先が「（Ｃ）」から「（Ｄ）」
に変更されている。この場合の各メモリへのアクセス例
は、以下の通りである。 （１）ＬＤ命令での、内蔵高速メモリからのＡ情報の読
み出し （２）ＭＯＶ命令での、内蔵高速メモリからのＢ情報の
読み出し、及び高速演算データメモリからのＣ情報につ
いてのマスクデータの読み出し （３）ＭＯＶ命令での、内蔵高速メモリ１６からのＤ情
報の読み出し、 （４）ＭＯＶ命令での、Ｂ情報，Ｄ情報とマスクデータ
を加工して得られた値を内蔵高速メモリ１６の（Ｃ）、
及び低速演算データメモリ１３の（Ｃ）に書き込む 以上の様な操作を行うことで、８Ｃｙｃｌｅにて処理が
完了することとなる。
【００３７】さらにまた、バッテリーバックアップが不
必要なデータを書き込む場合には、図７のようになり、
５Ｃｙｃｌｅにて処理が完了し、より高速な処理が可能
となる。
必要なデータを書き込む場合には、図７のようになり、
５Ｃｙｃｌｅにて処理が完了し、より高速な処理が可能
となる。
【００３８】なお、上記した実施の形態では、高速演算
データメモリとして、高速演算データメモリ１２と高速
内蔵メモリ１６の２つを設けたが、いずれか一方でもも
ちろん良い。逆に３つ以上設けても良い。
データメモリとして、高速演算データメモリ１２と高速
内蔵メモリ１６の２つを設けたが、いずれか一方でもも
ちろん良い。逆に３つ以上設けても良い。
【００３９】
【発明の効果】以上のように、この発明では、演算デー
タを格納するメモリ構成を複数化し、少なくとも１つを
バックアップ機能を持たせるとともに、そのバックアッ
プ機能付きの低速演算データメモリと、処理速度の速い
高速演算データメモリに対し同一データを書き込み、か
つ、読み出しは高速演算データメモリから行うようにし
たため、データバックアップを図りつつ、処理速度を高
速化することができる。
タを格納するメモリ構成を複数化し、少なくとも１つを
バックアップ機能を持たせるとともに、そのバックアッ
プ機能付きの低速演算データメモリと、処理速度の速い
高速演算データメモリに対し同一データを書き込み、か
つ、読み出しは高速演算データメモリから行うようにし
たため、データバックアップを図りつつ、処理速度を高
速化することができる。
【図１】従来例を示す図である。
【図２】（ａ）は、演算実行するプログラム例を示す図
である。（ｂ）は、そのプログラムを実行した場合のメ
モリへのアクセス例を示す図である。
である。（ｂ）は、そのプログラムを実行した場合のメ
モリへのアクセス例を示す図である。
【図３】本発明に係るコントローラの好適な一実施の形
態の一例を示す図である。
態の一例を示す図である。
【図４】メモリマップの一例を示す図である。
【図５】（ａ）は、演算実行するプログラムの一例を示
す図である。（ｂ）は、そのプログラムを実行した場合
のメモリへのアクセス例を示す図である。
す図である。（ｂ）は、そのプログラムを実行した場合
のメモリへのアクセス例を示す図である。
【図６】（ａ）は、演算実行する他のプログラムの一例
を示す図である。（ｂ）は、そのプログラムを実行した
場合のメモリへのアクセス例を示す図である。
を示す図である。（ｂ）は、そのプログラムを実行した
場合のメモリへのアクセス例を示す図である。
【図７】（ａ）は、演算実行する他のプログラムの一例
を示す図である。（ｂ）は、そのプログラムを実行した
場合のメモリへのアクセス例を示す図である。
を示す図である。（ｂ）は、そのプログラムを実行した
場合のメモリへのアクセス例を示す図である。
１０ ＡＳＩＣ １１ プログラムメモリ １２ 高速演算データメモリ １３ 低速演算データメモリ １４ バッテリー １５ 演算部 １６ 高速内蔵メモリ １７ アクセスコントローラ １７ａ 設定用レジスタ １７ｂ 不要情報記憶部 １８ メモリタイミングコントローラ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３４０ Ｇ０６Ｆ 12/08 ５４１Ｃ // Ｇ０６Ｆ 12/08 ５４１ Ｇ０５Ｂ 19/05 Ｆ Ｆターム(参考） 5B005 JJ01 KK12 LL11 UU24 WW03 WW15 5B018 GA04 HA04 LA01 QA15 5B060 CA03 MM03 MM15 5H220 BB03 CC07 CX04 DD03 FF03 JJ12 JJ35 JJ51 JJ59
Claims (6)
- 【請求項１】 バックアップ機能付きの低速演算データ
メモリと、 バックアップ機能がない高速演算データメモリと、 前記各演算データメモリに対して、データのアクセスを
して演算処理を実行する演算部とを備えたコントローラ
であって、 前記演算部は、データの書き込みは、前記低速演算デー
タメモリと前記高速演算データメモリに対して行い、デ
ータの読み出しは、前記高速演算データメモリから行う
ようにしたことを特徴とするコントローラ。 - 【請求項２】 前記高速演算データメモリは、複数有
し、そのうちの一部がより高速な内部メモリであること
を特徴とする請求項１に記載のコントローラ。 - 【請求項３】 前記低速演算データメモリに対するバッ
クアップをしないモードを設けたことを特徴とする請求
項１または２に記載のコントローラ。 - 【請求項４】 前記低速演算データメモリと前記高速演
算データメモリに対し、前記演算部からの命令に従いデ
ータの読み書きを制御する制御手段を設け、前記制御手
段は、前記低速演算データメモリと前記高速演算データ
メモリに対するデータの書き込みを並列に処理可能とし
たことを特徴とする請求項１から３の何れか１項に記載
のコントローラ。 - 【請求項５】 前記制御手段は、前記演算部からの命令
に従い前記低速演算データメモリ並びに前記高速演算デ
ータメモリのうちのアクセス先を決定するアクセスコン
トローラと、 前記低速演算データメモリ並びに前記高速演算データメ
モリに対してそれぞれ接続され、データの読み書きを行
うメモリタイミングコントローラを備え、 前記メモリタイミングコントローラは、それぞれ独立し
て動作可能にし、 前記アクセスコントローラは、決定したアクセス先に接
続された前記メモリタイミングコントローラに対して動
作命令を送り、その動作命令に従って前記メモリタイミ
ングコントローラが動作するようにしたことを特徴とす
る請求項４に記載のコントローラ。 - 【請求項６】 電源投入の際に、前記低速演算データメ
モリに保持されたデータを前記高速演算データメモリに
格納する機能を備えたことを特徴とする請求項１から５
のいずれか１項に記載のコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001149587A JP3827068B2 (ja) | 2001-05-18 | 2001-05-18 | コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001149587A JP3827068B2 (ja) | 2001-05-18 | 2001-05-18 | コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002341908A true JP2002341908A (ja) | 2002-11-29 |
| JP3827068B2 JP3827068B2 (ja) | 2006-09-27 |
Family
ID=18994733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001149587A Expired - Lifetime JP3827068B2 (ja) | 2001-05-18 | 2001-05-18 | コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3827068B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039851A (ja) * | 2004-07-26 | 2006-02-09 | Toshiba Corp | プログラマブルコントローラ |
| JP2009146168A (ja) * | 2007-12-14 | 2009-07-02 | Omron Corp | Ｐｌｃ用の部品実装基板 |
| JP2016081301A (ja) * | 2014-10-16 | 2016-05-16 | 株式会社キーエンス | プログラマブル・ロジック・コントローラ、システム、制御方法およびプログラム |
| JP2019016124A (ja) * | 2017-07-06 | 2019-01-31 | 株式会社明電舎 | プログラマブルコントローラ |
-
2001
- 2001-05-18 JP JP2001149587A patent/JP3827068B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039851A (ja) * | 2004-07-26 | 2006-02-09 | Toshiba Corp | プログラマブルコントローラ |
| JP2009146168A (ja) * | 2007-12-14 | 2009-07-02 | Omron Corp | Ｐｌｃ用の部品実装基板 |
| JP2016081301A (ja) * | 2014-10-16 | 2016-05-16 | 株式会社キーエンス | プログラマブル・ロジック・コントローラ、システム、制御方法およびプログラム |
| JP2019016124A (ja) * | 2017-07-06 | 2019-01-31 | 株式会社明電舎 | プログラマブルコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3827068B2 (ja) | 2006-09-27 |
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