JPH06290061A - レジスタ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】１つのレジスタを操作するのに、アクセスする
アドレスが１つで且つ必要最小限のビット数で制御でき
るようにすることにより、マルチタスクコンピュータシ
ステムにおいて不具合が生じないようにすること。 【構成】複数ビットのデータ値を格納するレジスタ本体
１０の出力データｃは書込み機能ロジック２０に入力さ
れる。この機能ロジック２０には、タスクにより、レジ
スタ本体１０の各ビットの書き換え選択をその各ビット
状態により示す機能データｂと、データ値を“１”，
“０”いずれにするかを示すモードデータａが与えら
れ、機能データｂの各ビット状態により、出力データｃ
のデータ値とモードデータａで示されるデータ値との一
方を、対応するビットのデータ値とする設定データｄを
レジスタ本体１０に入力する。レジスタ本体１０は、タ
スクにより与えられる書込み信号に応じて、設定データ
ｄを格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
に於けるＣＰＵ及び、周辺回路に於ける記憶装置（主と
して一時記憶装置、即ちレジスタ）の制御装置に関す
る。

【０００２】

【従来の技術】コンピュータシステムが何らかの機能を
制御する場合には、多くの場合、レジスタを通して間接
的に制御を行う。

【０００３】この機能制御は、例えば、図６の（Ａ）に
示すようにして行われる。即ち、同図に於いて、５１は
書込みコードを書き換えられるまで保持するレジスタ本
体であり、５２は各種の機能を使うタスク、５３ａ〜５
３ｄはそれぞれ上記タスク５２の制御の対象とされる各
種機能をもつ回路・装置である。そして、仮にある機能
を使う場合には、上記レジスタ本体５１の対応するビッ
ト位置に“１”を書き込むことによってその機能が設定
され、“０”を書き込むことによってその機能の働きは
停止するものとしている。

【０００４】さらに、上記レジスタ本体５１の複数のビ
ットを操作することによって、同時に複数の回路・装置
５３ａ〜５３ｄを制御することが可能である。例えば、
今、上記回路・装置５３ａ〜５３ｄの“Ａ機能だけ”が
働いている場合を想定すると、上記レジスタ本体５１の
内容は対応するビット０だけが“１”で他のビットは全
て“０”である。この状態を＜ＢＩＴ３，ＢＩＴ２，Ｂ
ＩＴ１，ＢＩＴ０＞＝＜０，０，０，１＞で表現するこ
ととする。次に、“Ａ機能”を働かせたまま“Ｂ機能”
を働かせるには、まず、一旦レジスタ本体５１の内容を
タスク５２が読んで、タスク５２が論理演算等を行って
ビット１を“１”としてから再びレジスタ５１に書き込
むことによって、レジスタ５１の内容を＜ＢＩＴ３，Ｂ
ＩＴ２，ＢＩＴ１，ＢＩＴ０＞＝＜０，０，１，１＞と
すれば良い。さらにこの状態から“Ａ機能”の働きだけ
を停止したい場合には、同様にレジスタ５１の内容を読
み込み、論理演算等によってビット０を“０”としてか
らレジスタ５１に書込み、レジスタ５１の内容を＜ＢＩ
Ｔ３，ＢＩＴ２，ＢＩＴ１，ＢＩＴ０＞＝＜０，０，
１，０＞とすれば良い。

【０００５】すなわち、タスクが機能を使う場合には、
（１）レジスタの読み込み、（２）論理演算、（３）レ
ジスタの書込み、の３つの動作が必要となる。これは、
通常コンピュータシステムが、このレジスタの様にＣＰ
Ｕの外部にあるレジスタのビットを直接制御する機能を
持たないことに原因がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような方式は、シングルタスクのコンピュータシステム
を使用する限りにおいては大きな問題とはならないが、
図６の（Ｂ）に示すように、レジスタ本体５１を使用す
るタスクが１つでない、つまりマルチタスクのコンピュ
ータシステムでは次のような不具合が発生する。

【０００７】即ち、タスク５２ｍが“Ａ機能”を使用
し、タスク５２ｎが“Ｃ機能”をそれぞれ独立に使用す
るような場合を考えてみる。

【０００８】最初、全ての機能が働いていない場合に
は、レジスタ５１の内容は＜０，０，０，０＞である。
次に、タスク５２ｍが“Ａ機能”を使う場合には、上記
の様にまずタスク５２ｍはレジスタ５１の内容を読み出
す。この後、タスク５２ｍの論理演算によって＜０，
０，０，１＞に変更されたレジスタ５１のデータが再び
書き込まれる。

【０００９】しかし、この「レジスタ５１の読込みとレ
ジスタ５１への書込み」の間にタスクがタスク５２ｎに
切り替わった際に、タスク５２ｎが“Ｃ機能”を使用し
ようとした場合、タスク５２ｎはレジスタ５１にまだ格
納されているデータ＜０，０，０，０＞を読み出す。そ
の後、タスク５２ｎによってレジスタ５１に書かれるデ
ータは＜０，１，０，０＞となる。その後、タスクが再
びタスク５２ｍに切り替わると、タスク５２ｍは先程の
続きを行おうとして、レジスタ５１に＜０‘０‘０‘１
＞を書き込んでしまい、タスク５２ｎの指示にも拘わら
ず“Ｃ機能”を停止させてしまう。ここで重要なこと
は、タスク５２ｎはこの時点で“Ｃ機能”が停止したこ
とがわからないということであり、タスク５２ｎが記憶
している“Ｃ機能”の状態と実際の“Ｃ機能”の状態が
一致しないおそれがある。

【００１０】このマルチタスクのコンピュータシステム
での不具合に対する解決策の１つとして、レジスタに対
してビットセット用のアドレスとビットリセット用のア
ドレスを独立に持たせる方法が知られている。即ち、こ
の方法は、「リード−演算−ライト」という手順を踏ま
ずに１回のレジスタアクセスのみで機能を制御しようと
いうものである。ビットセット用のアドレスに対して書
込みを行った場合には、書き込んだデータが“１”のビ
ットのみレジスタの内容が“１”になり、書き込んだデ
ータが“０”のビットのレジスタの内容は変化しない。
また、ビットリセット用のレジスタに対して書き込んだ
場合には“１”を書き込んだレジスタのビットのみ
“０”になり、“０”を書き込んだビットの内容は変化
しないというものである。このようにすることで、１回
のレジスタアクセスのみでマルチタスクのコンピュータ
システムでも不具合を起こすことなく機能の制御が可能
である。

【００１１】しかし、この方法にあっては、１つのレジ
スタを操作するのに２つのアドレスへのアクセスが必要
になるという問題点があった。

【００１２】本発明の課題は、１つのレジスタを操作す
るのに、アクセスするアドレスが１つで且つ必要最小限
のビット数で制御できるようにすることである。

【００１３】

【課題を解決するための手段】本発明の手段は次の通り
である。レジスタデータ受信手段は、複数ビットのデー
タ値を格納しているレジスタおける各ビットのデータ値
を受ける。指示データ受信手段は、上記レジスタの各ビ
ットの書き換え選択をその各ビット状態により示す指示
データを受ける。書き換えデータ受信手段は、書き換え
るべきビットデータ値を受ける。制御回路手段は、上記
指示データ受信手段により受けた指示データの各ビット
状態により、上記レジスタデータ受信手段で受けたデー
タ値と上記書き換えデータ受信手段で受けたビットデー
タ値との一方を、対応するビットのデータ値として上記
レジスタに優先的に与える。

【００１４】

【作用】本発明の手段の作用は次の通りである。制御回
路手段は、指示データ受信手段により受けた、複数ビッ
トのデータ値を格納しているレジスタの各ビットの書き
換え選択をその各ビット状態により示す指示データの各
ビット状態により、レジスタデータ受信手段で受けたデ
ータ値と書き換えデータ受信手段で受けたビットデータ
値との一方を、対応するビットのデータ値として上記レ
ジスタに優先的に与え、これにより、レジスタの各ビッ
トのデータ値が適宜書き換えられる。

【００１５】

【実施例】以下、本発明の実施例を、図１の（Ａ）乃至
図５の（Ｃ）を参照して説明する。

【００１６】図１の（Ａ）は本発明の第１の実施例の構
成を示す図で、１０はレジスタ本体、２０は書込み機能
ロジックである。

【００１７】上記レジスタ本体１０は、例えば、通常の
半導体記憶装置であり、その内容はいくつかのフリップ
フロップの集まりである。

【００１８】書込み信号、モードデータａ、及び機能デ
ータｂは、タスク（ＣＰＵ）によりそれぞれ発生され
る。

【００１９】上記書込み機能ロジック２０は、図１の
（Ｂ）に示すように、ＡＮＤ素子２１，２２と、ＯＲ素
子２３と、ＮＯＴ素子２４とを結合した回路である。当
該書込み機能ロジック２０の真理値表を図１の（Ｃ）に
示す。

【００２０】次に、このような構成に於ける動作を説明
する。

【００２１】上記レジスタ本体１０は、当該レジスタ本
体１０への書込み信号が“０”から“１”に変化する時
（立上がりエッジ）に入力信号である設定データｄを記
憶し、当該レジスタ本体１０からの出力信号である出力
データｃを上記設定データｄに一致させる。この後は上
記設定データｄが変化しても出力データｃは変化しな
い。

【００２２】その際、モードデータａは書込み機能を指
定する信号で、本実施例では、“１”にした場合にはセ
ットモードに、“０”にした場合にはリセットモードに
書込み機能を変化させるものとする。

【００２３】上記書込み機能ロジック２０は、データバ
スを通って伝送された機能データｂと、出力データｃ、
及びモードデータａに基づいて、設定データｄを生成す
る。

【００２４】図１の（Ｃ）に示した真理値表から明らか
なように、機能データｂが“０”の場合には、モードデ
ータａの状態に関わりなく出力データｃと同じものが設
定データｄとして出力される。即ち、この場合、レジス
タ本体１０に書込み信号の立上がりエッジが入力されて
も出力データｃは変化しないことになる。

【００２５】また、機能データｂが“１”の場合には、
出力データｃに関わりなくモードデータａの内容が設定
データｄとして出力される。即ち、モードデータａが
“１”ならば、設定データｄも“１”になり、レジスタ
本体１０に書込み信号の立上がりエッジが入力されれ
ば、出力データｃは“１”になる。

【００２６】また、モードデータａが“０”なら設定デ
ータｄも“０”になり、レジスタ本体１０に書込み信号
の立上がりエッジが入力されれば、出力データｃは
“０”になる。

【００２７】結局、機能データｂが“０”のビットは変
化せず、機能データｂが“１”のビットはモードデータ
ａによってセットまたはリセットされる機能を持ったレ
ジスタとなる。

【００２８】図２には、上記データバスを介して伝送さ
れた機能データｂを“００００１１１１”とした場合の
出力データｃの変化を示す。即ち、モードデータａが
“１”のセットモードの場合には、“０１０１１１１
１”となり、モードデータａが“０”のリセットモード
の場合には、“０１０１００００”となる。

【００２９】以上のように、本実施例によれば、アクセ
スするアドレスを増やすことなく、必要最小限のビット
数でレジスタを制御できるようになる。従って、マルチ
タスクコンピュータシステムに於いても不具合が発生せ
ず、このようなコンピュータシステムに利用することが
できる。

【００３０】次に、本発明の第２の実施例を説明する。

【００３１】図３の（Ａ）はその構成を示す図で、３０
はレジスタ本体、４０は書込み機能ロジックである。ま
た、書込み信号、モードデータａ１，ａ２、及び機能デ
ータｂは、タスク（ＣＰＵ）によりそれぞれ発生され
る。

【００３２】本実施例では、ＣＰＵからのデータバスは
αビット分のバス幅をもち、このデータバスを介して与
えられる書き込み機能を指定する信号の最上位の２ビッ
トがモードデータａ１，ａ２に相当し、α−２ビット分
が各モード毎の各種機能を指定する機能データｂに相当
する。

【００３３】なお、同図中の［ｎ］はバス内の何ビット
目の信号であるのかを表し、［ｎ：ｍ］はバス内のｎ〜
ｍビット目の連続した信号を表す記号であるものとす
る。

【００３４】本実施例においては、回路構成は、前述し
た第１の実施例と書込み機能ロジックの内容が異なるの
みで他は変わらない。図３の（Ｂ）に、ＣＰＵからみた
このレジスタのビット構成を示す。

【００３５】また、書込み機能ロジック４０は、図４の
（Ａ）に示すように、ＡＮＤ素子４１，４２，４３と、
ＯＲ素子４４と、ＮＯＴ素子４５，４６とを結合して構
成されるもので、その真理値表は同図の（Ｂ）に示すよ
うになる。

【００３６】このような構成に於いて、モードデータａ
１，ａ２を＜ＯＰ１，ＯＰ２＞＝＜０，０＞として書込
みを行うと、レジスタ本体３０は通常のレジスタとして
機能する。即ち、“１”を書き込んだビットはセットさ
れ、“０”を書き込んだビットはリセットされる。

【００３７】一方、上記モードデータａ１，ａ２を＜Ｏ
Ｐ１，ＯＰ２＞＝＜０，１＞として書込みを行うと、セ
ットレジスタとして機能する。即ち、“１”を書き込ん
だビットはセットされ、“０”を書き込んだビットは変
化しないとして機能する。

【００３８】さらに、当該モードデータａ１，ａ２を＜
ＯＰ１，ＯＰ２＞＝＜１，０＞として書込みを行うと、
リセットレジスタとして機能する。即ち、“１”を書き
込んだビットはリセットされ、“０”を書き込んだビッ
トは変化しないとして機能する。

【００３９】図５の（Ａ）乃至（Ｃ）に各モード別にタ
スクにより指定した指定データから得られる出力データ
ｃの変化状態を示す。

【００４０】即ち、同図の（Ａ）に示すように、指定デ
ータが“００００００１１１１”（つまり、モードデー
タａ１，ａ２が＜００＞、機能データｂが＜００００１
１１１＞）であり、上記レジスタ本体３０に“０１０１
０１０１”が格納されている場合には、モードデータａ
１，ａ２が＜００＞であるので、通常のレジスタとして
機能し、入力した機能データｂに対応する“００００１
１１１”がレジスタ本体３０にそのまま入力し、格納さ
れることになる。

【００４１】また、同図の（Ｂ）に示すように、指定デ
ータが“０１００００１１１１”の場合には、上記レジ
スタ本体３０に前述した場合と同様に“０１０１０１０
１”が格納されているとすれば、モードデータａ１，ａ
２が＜０１＞であるので、セットレジスタとして機能
し、機能データｂが“０”のビットは変化せず、機能デ
ータｂが“１”のビットのみが“１”にセットされるの
で、レジスタ本体３０には、“０１０１１１１１”が入
力し、格納されることになる。

【００４２】また、同図の（Ｃ）に示すように、指定デ
ータが“１０００００１１１１”の場合には、上記レジ
スタ本体３０に前述した場合と同様に“０１０１０１０
１”が格納されていれば、モードデータａ１，ａ２は＜
１０＞であるので、リセットレジスタとして機能し、
“０１０１００００”がレジスタ本体３０に入力し、格
納されることになる。

【００４３】このように、本第２の実施例にあっては、
結局有効なビット数は２ビット減るものの、１つのアド
レスのみを持つレジスタで従来のレジスタの機能が全て
実現できることになる。

【００４４】したがって、本実施例をマルチタスクコン
ピュータシステムに適用すれば、各タスクの性質に合わ
せて最良の書込みモードで、１回のレジスタアクセスの
みで、他のタスクに不具合を及ぼすことなく確実に、信
頼性良く各種機能を設定することができるようになる。

【００４５】

【発明の効果】本発明によれば、アドレスを増やすこと
なく、１回の書込みのみで各種の機能を設定することが
できるようになる。したがって、マルチタスクコンピュ
ータシステムにおいても、確実に各種機能の設定をする
ことが可能となる。

【図面の簡単な説明】

【図１】（Ａ）は第１の実施例のブロック構成図であ
り、（Ｂ）及び（Ｃ）はそれぞれ第１の実施例に於ける
書込み機能ロジックの回路構成図及び真理値表である。

【図２】第１の実施例に於けるレジスタ本体のデータ値
の変化状態を示す図である。

【図３】（Ａ）は第２の実施例のブロック構成図であ
り、（Ｂ）は第２の実施例に於けるレジスタのビット構
成を示す図である。

【図４】（Ａ）及び（Ｂ）はそれぞれ第２の実施例に於
ける書込み機能ロジックの回路構成図及び真理値表であ
る。

【図５】第２の実施例に於けるレジスタ本体のデータ値
の変化状態を示す図である。

【図６】（Ａ）及び（Ｂ）はそれぞれ従来例を示す図で
ある。

【符号の説明】 １０，３０…レジスタ本体、 ２０，４０…書込み機能
ロジック、 ２１，２２，４１，４２，４３…ＡＮＤ素
子、 ２３，４４…ＯＲ素子、 ２４，４５，４６…Ｎ
ＯＴ素子、 ａ，ａ１，ａ２…モードデータ、 ｂ…機
能データ、 ｃ…出力データ、 ｄ…設定データ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数ビットのデータ値を格納しているレ
   ジスタおける各ビットのデータ値を受けるレジスタデー
   タ受信手段と、 前記レジスタの各ビットの書き換え選択をその各ビット
   状態により示す指示データを受ける指示データ受信手段
   と、 書き換えるべきビットデータ値を受ける書き換えデータ
   受信手段と、 前記指示データ受信手段により受けた指示データの各ビ
   ット状態により、前記レジスタデータ受信手段で受けた
   データ値と前記書き換えデータ受信手段で受けたビット
   データ値との一方を、対応するビットのデータ値として
   前記レジスタに優先的に与える制御回路手段と、 を具備することを特徴とするレジスタ制御装置。