JPS62214590A - ダイナミツクメモリのリフレツシユ方式 - Google Patents
ダイナミツクメモリのリフレツシユ方式Info
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- JPS62214590A JPS62214590A JP61057513A JP5751386A JPS62214590A JP S62214590 A JPS62214590 A JP S62214590A JP 61057513 A JP61057513 A JP 61057513A JP 5751386 A JP5751386 A JP 5751386A JP S62214590 A JPS62214590 A JP S62214590A
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- 230000006870 function Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 230000000717 retained effect Effects 0.000 claims description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 11
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリのリアレッシェ方式に関し
、特にダイナミックＲＡＭのリフレッシュ機能を持つマ
イクロプロセッサ（以下、リフレッシュ機能付ＣＰＵと
称する）を用いてダイナミック几ＡＭのリフレッシュを
行な５システムに３ける連続的なダイレクト−メモリ・
アクセス（以下連続Ｄ Ｗｉ Ａと称する）時のり７レ
ツシエに関する。
、特にダイナミックＲＡＭのリフレッシュ機能を持つマ
イクロプロセッサ（以下、リフレッシュ機能付ＣＰＵと
称する）を用いてダイナミック几ＡＭのリフレッシュを
行な５システムに３ける連続的なダイレクト−メモリ・
アクセス（以下連続Ｄ Ｗｉ Ａと称する）時のり７レ
ツシエに関する。
従来リフレッシュを行なう場合には第２図に示すように
専用のリフレッシュコントローラ２３を使用するか、リ
フレッシュ機能付ＣＰＵを用いた場合には第３図の工う
なインターフェイス回路を用いている。第２図の例の場
合にはマイクロプロセッサ（以下、ＣＰＵと称する）ま
たはダイレクト−メモリ・アクセス用コントローラ（以
下、ＤＭＡＣと称する）からのアドレス信号１及び読み
出しや書き込みの制御信号（以下、コントロール信号と
称する）９により、リフレッシュコントローラ２３は指
定されたアドレスに対応するメモリのセレクト信号５−
１ 、５−２ 、５−３ 、５−４のうちの１本をアク
ティブとしてダイナミック几ＡＭ６−１ 、６−２ 、
６−３ 、６−４のどれか１つを選択する。このときア
ドレスライン８にはアドレス信号１の下位が出力されて
Ｒつ、前記セレクト信号５によりダイナミックＲＡＭに
アドレス情報として設定され、る。次にある定められた
タイミングでリフレッシュコントローラ２３はアドレス
ライン８にアドレス信号ｌの上位を出力し、ストローブ
信号１８をアクティブとして実際のアクセスを行なう（
ダイナミックＲＡＭに対する読み出しか書き込みかも指
定されるがここでは省略する）。書き込み時にはデータ
・バス２２上のデータがデータ・バスＩ／Ｆ”２１から
書き込みデータ信号を通してダイナミックＲＡＭに入力
され、読み出し時には読み出しデータ信号２０から読み
出されたデータはデータ・レディ信号２４によりデータ
ーバスＩ／Ｆ２１にラッチされ、データーバス２２に出
力される。す７レツシニ時にはリフレッシュコントロー
ラ２３はアドレスライン８にリフレッシュを行な５べき
アドレスを出力し、セレクト信号５−１ 、５−２ 、
５−３ 、５−４を全てアクティブとする（このときス
トローブ信号１８はアクティブとはならない為にダイナ
ミックＲＡＭに対するアクセスは行なわれてない）。リ
フレッシュ中にＣＰＵまたはＤＭＡＣからのアクセスが
あってもデータ・レディ信号２４が出力されない為にア
クセスはリフレッシュが終了するまで行なわれない。
専用のリフレッシュコントローラ２３を使用するか、リ
フレッシュ機能付ＣＰＵを用いた場合には第３図の工う
なインターフェイス回路を用いている。第２図の例の場
合にはマイクロプロセッサ（以下、ＣＰＵと称する）ま
たはダイレクト−メモリ・アクセス用コントローラ（以
下、ＤＭＡＣと称する）からのアドレス信号１及び読み
出しや書き込みの制御信号（以下、コントロール信号と
称する）９により、リフレッシュコントローラ２３は指
定されたアドレスに対応するメモリのセレクト信号５−
１ 、５−２ 、５−３ 、５−４のうちの１本をアク
ティブとしてダイナミック几ＡＭ６−１ 、６−２ 、
６−３ 、６−４のどれか１つを選択する。このときア
ドレスライン８にはアドレス信号１の下位が出力されて
Ｒつ、前記セレクト信号５によりダイナミックＲＡＭに
アドレス情報として設定され、る。次にある定められた
タイミングでリフレッシュコントローラ２３はアドレス
ライン８にアドレス信号ｌの上位を出力し、ストローブ
信号１８をアクティブとして実際のアクセスを行なう（
ダイナミックＲＡＭに対する読み出しか書き込みかも指
定されるがここでは省略する）。書き込み時にはデータ
・バス２２上のデータがデータ・バスＩ／Ｆ”２１から
書き込みデータ信号を通してダイナミックＲＡＭに入力
され、読み出し時には読み出しデータ信号２０から読み
出されたデータはデータ・レディ信号２４によりデータ
ーバスＩ／Ｆ２１にラッチされ、データーバス２２に出
力される。す７レツシニ時にはリフレッシュコントロー
ラ２３はアドレスライン８にリフレッシュを行な５べき
アドレスを出力し、セレクト信号５−１ 、５−２ 、
５−３ 、５−４を全てアクティブとする（このときス
トローブ信号１８はアクティブとはならない為にダイナ
ミックＲＡＭに対するアクセスは行なわれてない）。リ
フレッシュ中にＣＰＵまたはＤＭＡＣからのアクセスが
あってもデータ・レディ信号２４が出力されない為にア
クセスはリフレッシュが終了するまで行なわれない。
第３図の例の場合には、アドレス信号１の上位２ビツト
がデコーダ２にはいり、デコード信号３−１ 、３−２
、３−３ 、３−４のうちのどれか１本がアクティブ
となりＯＲゲー）４−１．４−２゜４−３．４−４を通
してセレクト信号５−１．５−２ 、５−３ 、５−４
の１本がアクティブとなりダイナミックＲＡＭ６−１
、６−２ 、６−３ 、６−４のうちどれか１つが選択
される。アドレスライン８にはマルチプレクサ７を介し
てアドレス信号１のうち上位２ビツトを除く信号の下位
、上位が出力されている（この切り換えはタイミング回
路１０からのアドレス切換信号１１により行なわれる）
。
がデコーダ２にはいり、デコード信号３−１ 、３−２
、３−３ 、３−４のうちのどれか１本がアクティブ
となりＯＲゲー）４−１．４−２゜４−３．４−４を通
してセレクト信号５−１．５−２ 、５−３ 、５−４
の１本がアクティブとなりダイナミックＲＡＭ６−１
、６−２ 、６−３ 、６−４のうちどれか１つが選択
される。アドレスライン８にはマルチプレクサ７を介し
てアドレス信号１のうち上位２ビツトを除く信号の下位
、上位が出力されている（この切り換えはタイミング回
路１０からのアドレス切換信号１１により行なわれる）
。
ストローブタイミング信号１２がアクティブとなるとス
トローブ信号１８がアクティブになり、ダイナミックＲ
ＡＭ６−１ 、６−２ 、６−３ 、６−４のうちでセ
レクト信号５で選択されたものが動作をスタートする。
トローブ信号１８がアクティブになり、ダイナミックＲ
ＡＭ６−１ 、６−２ 、６−３ 、６−４のうちでセ
レクト信号５で選択されたものが動作をスタートする。
リフレッシ工時には、ＣＰＵからのりフレッシェアドレ
ス信号１上に出力され。
ス信号１上に出力され。
マルチプレクサ７を介してアドレス８からダイナミック
ＲＡＭ６−１ 、６−２ 、６−３ 、６−４に加えら
れるとともにリフレッシュ信号１４によりＯＲＩゲー）
４−１ 、４−２ 、４−３ 、４−４を介してセレク
ト信号５−１ 、５−２ 、５−３ 、５−４が全てア
クティブとなり、指定されたアドレスに対するり７レツ
シニが行なわれる（このとキリ７レツシ工信号１４によ
りストローブ信号１８は禁止される為に実際のリード／
ライトは行なわれない）。
ＲＡＭ６−１ 、６−２ 、６−３ 、６−４に加えら
れるとともにリフレッシュ信号１４によりＯＲＩゲー）
４−１ 、４−２ 、４−３ 、４−４を介してセレク
ト信号５−１ 、５−２ 、５−３ 、５−４が全てア
クティブとなり、指定されたアドレスに対するり７レツ
シニが行なわれる（このとキリ７レツシ工信号１４によ
りストローブ信号１８は禁止される為に実際のリード／
ライトは行なわれない）。
〔発明が解決し工５とする問題点〕
上述した従来のダイナミックＲＡＭ制御回路に８いて、
第２図の例の場合にはりヶレッシェ動作がＣＰＵ−？Ｄ
ＭＡＣの動作と非同期となる為にリフレッシュ動作中に
ＣＰＵやＤＭＡＣからダイナミックへのアクセスが発生
するとＣＰＵやＤＭＡＣは待たされてしまう為にアクセ
ス・スピードが低下してしまう欠点がある。また、第３
図の例の場合にはリフレッシュとＣＰＵ−？ＤＭＡＣか
らのアクセスとの非同期問題はないが、連続ＤＭＡが行
なわれている時には、アクセスされていないダイナミッ
クＲａＡＭではり７レツシエが行なわれない為データが
消えてしまうことがある。
第２図の例の場合にはりヶレッシェ動作がＣＰＵ−？Ｄ
ＭＡＣの動作と非同期となる為にリフレッシュ動作中に
ＣＰＵやＤＭＡＣからダイナミックへのアクセスが発生
するとＣＰＵやＤＭＡＣは待たされてしまう為にアクセ
ス・スピードが低下してしまう欠点がある。また、第３
図の例の場合にはリフレッシュとＣＰＵ−？ＤＭＡＣか
らのアクセスとの非同期問題はないが、連続ＤＭＡが行
なわれている時には、アクセスされていないダイナミッ
クＲａＡＭではり７レツシエが行なわれない為データが
消えてしまうことがある。
本発明のダイナミックＲＡＭのり７レツシ工方式は、Ｄ
ＭＡ時８よびリフレッシュ時に全てのダイナミックＲＡ
Ｍブロックを選択する為のゲート回路と、ＤＭＡ時には
本来選択されるべきダイナミックＲＡＭブロック以外Ｓ
よびリフレッシュ時には全てのダイナミックＲＡＭブロ
ックに対するアクセスのストローブ信号を禁止する為の
ゲート回路とを設げて、従来の欠点を解消したことを特
徴とする特 〔実施例〕 次に１本発明について図面を参照して説明する。
ＭＡ時８よびリフレッシュ時に全てのダイナミックＲＡ
Ｍブロックを選択する為のゲート回路と、ＤＭＡ時には
本来選択されるべきダイナミックＲＡＭブロック以外Ｓ
よびリフレッシュ時には全てのダイナミックＲＡＭブロ
ックに対するアクセスのストローブ信号を禁止する為の
ゲート回路とを設げて、従来の欠点を解消したことを特
徴とする特 〔実施例〕 次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例であるダイナミックＲＡＭの
制御回路図である。ＣＰＵまたはＤＭＡＣからのアドレ
ス信号１はその上位２ビツトがデコーダ２、下位ビット
がマルチプレクサ７の各入力となっている。デコーダ２
の出力であるデコード信号３−１ 、３−２ 、３−３
、３−４は各々ＯＲゲー）４−１ 、４−２ 、４−
３ 、４−４を介してセレクト信号５−１ 、５−２
、５−３ 、５−４となり対応するダイナミック几ＡＭ
ブロック６−１ 、６−２ 、６−３ 、６−４を選択
する為に用いられる。マルチプレクサ７はＣＰＵまたは
ＤＭＡＣからのコントロール信号９に対応してタイミン
グ回路１０から出力されるアドレス切換信号１１に応じ
てマルチプレクサの入力の下位の半分または上位半分を
アドレスライン８に出力する。
制御回路図である。ＣＰＵまたはＤＭＡＣからのアドレ
ス信号１はその上位２ビツトがデコーダ２、下位ビット
がマルチプレクサ７の各入力となっている。デコーダ２
の出力であるデコード信号３−１ 、３−２ 、３−３
、３−４は各々ＯＲゲー）４−１ 、４−２ 、４−
３ 、４−４を介してセレクト信号５−１ 、５−２
、５−３ 、５−４となり対応するダイナミック几ＡＭ
ブロック６−１ 、６−２ 、６−３ 、６−４を選択
する為に用いられる。マルチプレクサ７はＣＰＵまたは
ＤＭＡＣからのコントロール信号９に対応してタイミン
グ回路１０から出力されるアドレス切換信号１１に応じ
てマルチプレクサの入力の下位の半分または上位半分を
アドレスライン８に出力する。
ＤＭＡモード信号１３はリフレッシュ信号１４との論理
和をとられ１強制セレクト信号１５となりＯＲゲート４
−１ 、４−２ 、４−３ 、４−４０片方の入力とな
る。これは全てのダイナミックＲＡＭ６−１ 、６−２
、６−３ 、６−４を選択する為に使用されるととも
に、インバータを介してデコーダ２により選択されたダ
イナミックＲＡＭ以外に対してのアクセスを禁止するセ
レクト禁止信号１６−１．１６−２．１６−３．１６−
４を発生する為に使用される。リフレッシュ信号１４は
強制セレクト信号１５の発生、さらにセレクト禁止信号
１６−１．１６−２．１６−３．１６−４とともにスト
ローブ許可信号１７−１ 、１７−２ 。
和をとられ１強制セレクト信号１５となりＯＲゲート４
−１ 、４−２ 、４−３ 、４−４０片方の入力とな
る。これは全てのダイナミックＲＡＭ６−１ 、６−２
、６−３ 、６−４を選択する為に使用されるととも
に、インバータを介してデコーダ２により選択されたダ
イナミックＲＡＭ以外に対してのアクセスを禁止するセ
レクト禁止信号１６−１．１６−２．１６−３．１６−
４を発生する為に使用される。リフレッシュ信号１４は
強制セレクト信号１５の発生、さらにセレクト禁止信号
１６−１．１６−２．１６−３．１６−４とともにスト
ローブ許可信号１７−１ 、１７−２ 。
１７−３ 、１７−４’ａ’禁止するのに使用される。
ＣＰＵ＋ＤＭＡＣからコントロール信号９はタイミング
回路１０に８いてダイナミックＲＡＭ用のアドレス切換
信号１１及びストローブ・タイミング信号１２を発生す
る為に用いられるとともに。
回路１０に８いてダイナミックＲＡＭ用のアドレス切換
信号１１及びストローブ・タイミング信号１２を発生す
る為に用いられるとともに。
データ・バスＩ／Ｆ２１に８いてデータ転送方向を定め
るのに用いられる。ＣＰＵ−？ＤＭＡＣとのデータのや
りとりはデータ・バス２２がデータ・バスＩ／Ｆ２１を
介してダイナミックＲＡＭへの書き込みデータ信号１９
と読み出しデータ信号２０と接続されることにより行な
われる。
るのに用いられる。ＣＰＵ−？ＤＭＡＣとのデータのや
りとりはデータ・バス２２がデータ・バスＩ／Ｆ２１を
介してダイナミックＲＡＭへの書き込みデータ信号１９
と読み出しデータ信号２０と接続されることにより行な
われる。
この構成にＳいて、ＣＰＵからのアクセス時にはデコー
ダ２によりデコード信号３−１．３−２゜３−３．３−
４のうちの１本がアクティブとなり、強制セレクト信号
１５がアクティブでないのでＯＲゲー） ４−１ 、４
−２ 、４−３ 、４−４を介してセレクト信号５−１
、５−２ 、５−３ 、５−４のうちの１本がアクテ
ィブとなり、ダイナミックＲＡＭ６−１ 、６−２ 、
６−３ 、６−４のどれかが選択される。さらに、アド
レスライン８にはアドレス信号１の下位が下半分、上半
分の順で出力されて、タイミング回路１０からのストロ
ーブ・タイミング信号によりストローブ信号１８−１゜
１８−２．１８−３．１８−４がアクティブになってダ
イナミックＲＡＭ６−１ 、６−２ 、６−３ 。
ダ２によりデコード信号３−１．３−２゜３−３．３−
４のうちの１本がアクティブとなり、強制セレクト信号
１５がアクティブでないのでＯＲゲー） ４−１ 、４
−２ 、４−３ 、４−４を介してセレクト信号５−１
、５−２ 、５−３ 、５−４のうちの１本がアクテ
ィブとなり、ダイナミックＲＡＭ６−１ 、６−２ 、
６−３ 、６−４のどれかが選択される。さらに、アド
レスライン８にはアドレス信号１の下位が下半分、上半
分の順で出力されて、タイミング回路１０からのストロ
ーブ・タイミング信号によりストローブ信号１８−１゜
１８−２．１８−３．１８−４がアクティブになってダ
イナミックＲＡＭ６−１ 、６−２ 、６−３ 。
６−４の任意のアドレスへのアクセスが行なわれる（Ｄ
ＭＡモード信号１３８よびリフレッシュ信号１４がとも
にアクティブでないのでセレクト禁止信号１６−１．１
６−２．１６−３．１６−４は全て非アクティブでスト
ローブ許可信号１７−１゜１７−２．１７−３．１７−
４は全てアクティブとなっている為）。リフレッシュ時
には、ＣＰＵからのりフレッシェアドレスはマルチプレ
クサ７を介してアドレスライン８に出力され、リフレッ
シュ信号１４により強制セレクト信号がアクティブとな
りＯＲゲート４−１ 、４−２ 、４−３ 、４−４を
介してセレクト信号５−１．５−２．５−３．５−４が
全てのアクティブとなり全てのダイナミックＲ入Ｍ６−
１ 、６−２ 、６−３ 、６−４が選択される。この
とき、ストロブ許可信号１７−１ 、１７−２ 、１７
−３ 、１７−４はリフレッシュ信号１４により禁止さ
れる為にストローブ信号１Ｂ−１、１８−２、１８−３
、１８−４はアクティブにならず、ダイナミックＲＡＭ
はりフレッシェ動作となる。ＤＭＡＣからのアクセス時
に２いては、ＤＭＡモード信号１３により強制セレクト
信号１５がアクティブとなり、リフレッシュ時と同様に
全てのダイナミックＲＡＭが選択され、アドレスライン
８にはＣＰＵからのアクセス時と同時にアドレス情報が
出力されるが、ＤＭＡ七−ド信号１３がアクティブな為
にデコーダ２からのデコード信号３−１ 、３−２ 、
３−３ 、３−４のうちでアクティブなものに対応する
とこる以外はセレクト禁止信号１６−１．１６−２．１
６−３゜１６−４がアクティブ（１本は非アクティブ）
となり、デコーダ２により選択されたダイナミックＲＡ
Ｍ（６−１、６−２、６−３、６−４のどれか）に対し
てのみストローブ信号（１８−１゜１８−２．１８−３
．１８−４のどれか）が出力され通常のアクセスが行な
われ、同時に他のダイナミックＲＡＭに対してはりフレ
ッシェ動作が行なわれる。
ＭＡモード信号１３８よびリフレッシュ信号１４がとも
にアクティブでないのでセレクト禁止信号１６−１．１
６−２．１６−３．１６−４は全て非アクティブでスト
ローブ許可信号１７−１゜１７−２．１７−３．１７−
４は全てアクティブとなっている為）。リフレッシュ時
には、ＣＰＵからのりフレッシェアドレスはマルチプレ
クサ７を介してアドレスライン８に出力され、リフレッ
シュ信号１４により強制セレクト信号がアクティブとな
りＯＲゲート４−１ 、４−２ 、４−３ 、４−４を
介してセレクト信号５−１．５−２．５−３．５−４が
全てのアクティブとなり全てのダイナミックＲ入Ｍ６−
１ 、６−２ 、６−３ 、６−４が選択される。この
とき、ストロブ許可信号１７−１ 、１７−２ 、１７
−３ 、１７−４はリフレッシュ信号１４により禁止さ
れる為にストローブ信号１Ｂ−１、１８−２、１８−３
、１８−４はアクティブにならず、ダイナミックＲＡＭ
はりフレッシェ動作となる。ＤＭＡＣからのアクセス時
に２いては、ＤＭＡモード信号１３により強制セレクト
信号１５がアクティブとなり、リフレッシュ時と同様に
全てのダイナミックＲＡＭが選択され、アドレスライン
８にはＣＰＵからのアクセス時と同時にアドレス情報が
出力されるが、ＤＭＡ七−ド信号１３がアクティブな為
にデコーダ２からのデコード信号３−１ 、３−２ 、
３−３ 、３−４のうちでアクティブなものに対応する
とこる以外はセレクト禁止信号１６−１．１６−２．１
６−３゜１６−４がアクティブ（１本は非アクティブ）
となり、デコーダ２により選択されたダイナミックＲＡ
Ｍ（６−１、６−２、６−３、６−４のどれか）に対し
てのみストローブ信号（１８−１゜１８−２．１８−３
．１８−４のどれか）が出力され通常のアクセスが行な
われ、同時に他のダイナミックＲＡＭに対してはりフレ
ッシェ動作が行なわれる。
以上説明したように１本発明は、ダイレクト・メモリ・
アクセス時に選択されたダイナミック几ＡＭブロックに
は通常アクセスを、その他のダイナミックＲＡＭブロッ
クにはリフレッシュを行なわせろことにより、ダイレク
ト−メモリ・アクセス時に９フレツシユの抜けがなくな
る為に、連続ＤＭＡＫよりＣＰＵからのりフレッシーが
行なわれない場合にもデータを保持できる効果がある。
アクセス時に選択されたダイナミック几ＡＭブロックに
は通常アクセスを、その他のダイナミックＲＡＭブロッ
クにはリフレッシュを行なわせろことにより、ダイレク
ト−メモリ・アクセス時に９フレツシユの抜けがなくな
る為に、連続ＤＭＡＫよりＣＰＵからのりフレッシーが
行なわれない場合にもデータを保持できる効果がある。
しかもＣＰ［Ｊ−ＰＤＭＡＣの動作とリフレッシュが同
期関係を保ちつつ実行されろ為に非同期の問題もない。
期関係を保ちつつ実行されろ為に非同期の問題もない。
【図面の簡単な説明】
第１図は本発明の一実施例に工ろダイナミックＲＡＭの
制御回路図、第２図は専用のリフレッシュコントローラ
を用いた従来のダイナミックＲＡＭ制御回路図、第３図
はり７レツシ工機能付ＣＰＵを用いた場合の従来のダイ
ナミックＲＡＭ制御回図である。 １・・・・・・アドレス信号、２・・・・・・デコーダ
、３−１゜３−２ 、３−３ 、３−４・・・・・・デ
コード信号、４−１ 、４−２ 、 ４−３ 、４−
４・・・・−・ＯＲゲート、５−１ 、５−２ 、５−
３ 、５−４・−・・・・セレクト信号、６−１ 、６
−２ 、６−３ 、６−４・−・・・・ダイナミックＲ
ＡＭ、７・・・・・・マルチプレクサ、８・・・・・・
アドレス−ライン、９″°“°°・コントロール信号、
１０・・・・・・タイミング回路、１１・・・・−・ア
ドレス切換信号。 １２・・・・・・ストローブ・タイミング信号、１３・
・・用ＤＭＡモートイ８号、１４・・・・・・リフレッ
シュ信号、１５・・・・・・強制セレクト信号、１６−
１．１６−２゜１６−３．１６−４・・・・・・セレク
ト禁止信号、１７−１．１７−２ 、１７−３ 、１７
−４・・・・・・ストローブ許可信号、１８．１８−１
．１８−２．１８−３．１８−４・・・・・・ストロー
ブ信号、１９・・・・・・書込みデータ信号、２０・・
・・・・読与出しデータ４Ｈ号５２１−−０．−データ
、バスエ／Ｆ、、２２・・・°°°データ′バス、２３
・・・・・・リフレッシュ・コントローラ、２４・・・
・・・データーレディ信号。 、・ −＼
制御回路図、第２図は専用のリフレッシュコントローラ
を用いた従来のダイナミックＲＡＭ制御回路図、第３図
はり７レツシ工機能付ＣＰＵを用いた場合の従来のダイ
ナミックＲＡＭ制御回図である。 １・・・・・・アドレス信号、２・・・・・・デコーダ
、３−１゜３−２ 、３−３ 、３−４・・・・・・デ
コード信号、４−１ 、４−２ 、 ４−３ 、４−
４・・・・−・ＯＲゲート、５−１ 、５−２ 、５−
３ 、５−４・−・・・・セレクト信号、６−１ 、６
−２ 、６−３ 、６−４・−・・・・ダイナミックＲ
ＡＭ、７・・・・・・マルチプレクサ、８・・・・・・
アドレス−ライン、９″°“°°・コントロール信号、
１０・・・・・・タイミング回路、１１・・・・−・ア
ドレス切換信号。 １２・・・・・・ストローブ・タイミング信号、１３・
・・用ＤＭＡモートイ８号、１４・・・・・・リフレッ
シュ信号、１５・・・・・・強制セレクト信号、１６−
１．１６−２゜１６−３．１６−４・・・・・・セレク
ト禁止信号、１７−１．１７−２ 、１７−３ 、１７
−４・・・・・・ストローブ許可信号、１８．１８−１
．１８−２．１８−３．１８−４・・・・・・ストロー
ブ信号、１９・・・・・・書込みデータ信号、２０・・
・・・・読与出しデータ４Ｈ号５２１−−０．−データ
、バスエ／Ｆ、、２２・・・°°°データ′バス、２３
・・・・・・リフレッシュ・コントローラ、２４・・・
・・・データーレディ信号。 、・ −＼
Claims (1)
- ダイナミックメモリのリフレッシュ機能を有するプロセ
ッサと、前記プロセッサからの制御で保持データのリフ
レッシュが行われる複数のダイナミックメモリブロック
とを有し、連続的なメモリアクセスサイクルにおいて、
本来選択されるべきアドレスを含むダイナミックメモリ
ブロックに対しては通常のアクセスを行ない、本来選択
されないダイナミックメモリブロックに対してはメモリ
アクセスのアドレスを用いてリフレッシュを行うように
したことを特徴とするダイナミックメモリのリフレッシ
ュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057513A JPH0612622B2 (ja) | 1986-03-14 | 1986-03-14 | ダイナミツクメモリのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057513A JPH0612622B2 (ja) | 1986-03-14 | 1986-03-14 | ダイナミツクメモリのリフレツシユ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214590A true JPS62214590A (ja) | 1987-09-21 |
| JPH0612622B2 JPH0612622B2 (ja) | 1994-02-16 |
Family
ID=13057815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057513A Expired - Lifetime JPH0612622B2 (ja) | 1986-03-14 | 1986-03-14 | ダイナミツクメモリのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612622B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221489A (ja) * | 1988-07-08 | 1990-01-24 | Sony Corp | 画像メモリ装置 |
| JPH0449593A (ja) * | 1990-06-18 | 1992-02-18 | Hitachi Ltd | ダイナミックｒａｍ制御回路 |
-
1986
- 1986-03-14 JP JP61057513A patent/JPH0612622B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221489A (ja) * | 1988-07-08 | 1990-01-24 | Sony Corp | 画像メモリ装置 |
| JPH0449593A (ja) * | 1990-06-18 | 1992-02-18 | Hitachi Ltd | ダイナミックｒａｍ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612622B2 (ja) | 1994-02-16 |
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