JPH0316085A - メモリのリフレッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 メモリのリフレッシュ制御方式に関し、リフレッシュ・
タイごング設定手段からのリフレッシュ・タイξングに
もとづくリフレッシュ回数を減少することによりメモリ
アクセス効率を向上することを目的とし、 複数のレーンにより構成され、一定期間以内にリフレッ
シュを必要とするメモリ手段と、リフレッシュ・タイミ
ングを設定する手段を具備するメモリ装置において、メ
モリ手段の各レーンに対してアクセスの有無を判別する
レーン・リフレッシュ・シーケンサと、レーン毎にリフ
レッシュが行われたか否かを指示する指示手段と、リフ
レッシュ要求部を備え、メモリ手段に対してアクセスが
行われたとき前記レーン・リフレッシュ・シーケンサの
判別結果によりアクセス先以外のレーンでは、前記リフ
レッシュ・タイミング設定手段から伝達されるリフレソ
シュ・タイξングのとき、リフレッシュ要求部の要求に
基づいてリフレッシュ動作を行い、リフレッシュ・タイ
ミング設定手段から伝達されるリフレッシュ・タイξン
グのとき複数のレーンの１つでもリフレッシュが行われ
ていないことが前記指示手段の指示で判明したとき、リ
フレッシュ要求部のりフレソシュ要求に基ツキレーンを
リフレソシュするように構或する。

〔産業上の利用分野〕

本発明はメモリのリフレッシュ制御方式に係り、特に一
定期間毎に記憶保持動作が必要な記憶素子を持つ情報処
理装置におけるリフレッシュ制御方式に関する。

近年の情報処理装置の記憶部（メモリ）は、大容量、高
速、安価という条件からダイナξフク・ランダム・アク
セス・メモリ（以下ＤＲＡＭ）が使用される。このＤＲ
ＡＭは上記条件を満する反面、一定期間毎に記憶保持動
作つまりリフレソシュ動作が必要である。

〔従来の技術〕

従来の情報処理装置では、第４図（Ａ）に示す如く、中
央処理装置（以下ＣＰＵ）５０が記憶部を構戒するＤＲ
ＡＭ５１を読出し又は書込みアクセスするとき、ＤＲＡ
Ｍコントローラ５２を経由して行うとともに、リフレッ
シュ・タイミング設定手段としてのタイマ５３を設け、
このタイマ５３から例えば１５μｓという一定時間毎に
リフレッシュタイ果ング信号を出力する。これによりＤ
ＲＡＭコントローラ５２はリフレッシュ制御であること
を示すためＤＲＡＭ５１に対してＣＡＳ信号をＲＡＳ信
号より先に出力する。このＣＡＳｂｅｆｏｒ　Ｒ　Ａ　
Ｓにより、ＤＲＡＭ５　１ではリフレッシュ制御である
ことを判断し、ＤＲＡＭ５　１側で有するリフレッシュ
機能によりリフレッシュを行う。

〔発明が解決しようとする課題〕

第４図（Ｂ）に示す如く、ＣＰＵ５　０からのリードラ
イト要求（Ｒ／Ｗ要求）と、タイマ５３からのリフレッ
シュ要求がオーバ・ラソプしないときは、ＤＲＡＭ５１
は、リード／ライト（Ｒ／Ｗ）状態とリフレッシュ状態
が間欠的に行われ、特に問題はない。

しかしタイマ５３からのりフレソシュ要求は一定時間毎
に出力されるのに対し、ＣＰＵ５　０からのＲ／Ｗ要求
は、データ処理の進行状態にもとづきいつ行われるのか
不安である。したがって、第４図（Ｃ）に示す如く、リ
フレッシュ要求とＲ／Ｗ要求が重なることがある。

しかしＤＲＡＭ５　１は、一定時間以内にリフレッシュ
を行わないと、データの信頼性がなくなるため、ＣＰＵ
５０のアクセス要求とタイマ５３からのリフレッシュ要
求が重なったとき、第４図（Ｃ）に示す如く、このリフ
レッシュ要求にもとづ＜ＤＲＡＭ５１のリフレッシュ動
作が終了したのちにＣＰＵ５０のアクセスが行われるこ
とになる。

即ち、リフレッシュ動作中はＤＲＡＭ５　１に対し書込
み／続出し動作が行えないので、ＣＰＵ５Ｏのアクセス
はリフレッシュ動作が終了するまで待たされることにな
る。

このためＣＰＵ５　０のメモリアクセス時間が長くなる
ため、処理効率が低下するという問題点がある。

従って本発明の目的は、リフレッシュ動作とメモリ手段
へのアクセスを競合する割合を減少するようにしたメモ
リのリフレッシュ制御方式を提供することである。

〔課題を解決するための手段〕

第１図（Ａ）は本発明の原理説明図である。

複数レーンにより構成され、一定期間以内にリフレッシ
ュを必要とするメモリ手段２と、リフレッシュ・タイξ
ングを設定する手段４と、メモリ手段２の各レーンに対
してアクセスの有無を判別するリフレッシュ・シーケン
サ７−１〜７−４と、レーン毎にリフレッシュが行われ
たか否かを指示する手段８−１〜８−４とリフレッシュ
要求部５を備える。

〔作用〕

本発明では、アクセス要求が行われるとき、アクセス先
以外のレーンではリフレッシュ動作を行う。例えば第ｌ
図（Ｂ）に、時刻ＴＩにおいて、メモリ手段２の第１レ
ーン２−１〜第３レーン２一３に対して読出しアクセス
が行われるとき、第４レーン２−４ではリフレッシュ動
作を行う。そして時刻Ｔ！でリフレッシュが終了すると
き、指示手段８−４をセットし、動作させる。次に時刻
Ｔ３において第１レーン２−１と第２レーン２２に対し
書込みアクセスが行われ、第３レーン２−３と第４レー
ン２−４に対してリフレッシュが行われる。これにより
時刻Ｔ４で指示手段８−３が動作される。

時刻Ｔ５では第１レーン２−１に対してアクセスが行わ
れないのでリフレッシュが行われ、時刻Ｔ●で指示手段
８−１が動作し、時刻Ｔ７では第１レーン２−１と第２
レーン２−２がアクセスされないので今度は時刻Ｔ８で
指示千段８−２が動作する。

そして、リフレッシュ・タイξング設定手段４からリフ
レッシュ・タイミング信号Ｂが伝達されたとき、リフレ
ッシュ要求部５はレーン・リフレッシュ・シーケンサ６
に対し、すべての指示手段８−１〜８−４が動作状態で
あればリフレッシュ要求信号ＲＥＦ−ＲＥＱを出力せず
、また指示千段８−１〜８−４をリセットする。

しかし指示手段８−１〜８−４の少なくとも１つが未リ
フレッシュ状態を示していれば、リフレッシュ要求部５
はレーン・リフレッシュ・シーケンサ６に対しリフレッ
シュ要求信号を出力し、これにもとづきメモリ手段２の
第１レーン２−１〜第４レーン２−４がリフレッシュさ
れる。

なお、第ｌレーン・リフレッシュ・シーケンサ７−１は
アクセス先が自アドレスすなわち第１レーン２−１でな
ければレーン・リフレッシュ・シーケンサ６よりリフレ
ッシュ信号が第１レーン２−１に対し選択出力するよう
に、またアクセス先が自アドレスであれば第１レーン・
リフレッシュ・シーケンサ７−１より出力されるＣＡＳ
Ｉ信号（ＲＡＳ信号より後で出力されるもの）を第１レ
ーン２−１に対し選択出力するように動作し・自アドレ
スでない場合はリフレッシュ動作を行うようにＩｌｌす
る。他の第２レーン・リフレッシュ・シーケンサ７−２
〜第４レーン・リフレッシュ・シーケンサ７−４も、同
様に動作する。

本発明によれば、第１図（Ｂ）に示す如く、■リフレッ
シュ期間にメモリ手段２の全レーンがリフレッシュされ
ることがしばしばあり、その時はリフレッシュ・タイミ
ング設定千段４にもとづくリフレッシュ・タイξングに
よるリフレッシュ動作は省略される。そのため、従来の
ように、このリフレッシュ・タイ逅ングにおけるメモリ
手段２へのアクセス競合の割合が減少し、情報処理効率
が向上するものとなる。

〔実施例〕

本発明の一実施例を第２図及び第３図にもとづき説明す
る． 第２図（Ａ）（Ｂ）は本発明の一実施例構戒図であり、
第３図はその動作説明図である。

第２図（Ａ）（Ｂ）において、第１図と同符号部は同一
部分を示す。

ＣＰＵＩはメモリ手段であるＤＲＡＭ２に対し、読み出
し（Ｒ）または書き込み（Ｗ）アクセスを行うものであ
り、このためアクセス先のアドレス、アクセスがＲまた
はＷのいずれかを示すＲ／Ｗ信号く例えばＲのときＨ，
ＷのときＬ）、データ長くサイズ）、アドレス及びデー
タの確定信号（ＡＳ／ＤＳ）等をメモリ制御部３に出力
することにより、アクセスが行われる。

ＤＲＡＭ２は例えば第１レーン２−１〜第４レーン２−
４の４つのアクセス単位に分けられている。ＣＰＵＩの
アクセス条件によりいずれかのレーンが単独あるいは全
体を含む複数で選択される。

このＤＲＡＭ２には図示省略した公知のりフレソシュ手
段が用意され、レーン単位でリフレッシュ可能に構成さ
れている。

メモリ制御部３はリフレソシュあるいはＣＰＵアクセス
の諸タイξングを制御するものであり、リフレッシュ要
求部５、シーケンサ６、第１レーン・リフレッシュ・シ
ーケンサ７−１〜第４レーン・リフレッシュ・シーケン
サ７−４、カウンタ８−１〜８−４、第１マルチブレク
サ９−１〜第４マルチブレクサ９−４等を具備する。

ここでリフレッシュ要求部５はリフレッシュ・タイミン
グ設定手段としてのタイマ４から例えば１５μｓ毎に出
力されるリフレッシュ・タイ箋ング信号にもとづき全て
のレーンのリフレッシュ・サイクルをシーケンサ６に要
求するものである。

即ち、タイマ４から出力されるリフレソシュ・タイミン
グ信号が印加されたとき、指示手段としてのフリソプフ
ロップ回路（以下ＦＦという）８一１〜８−４がセソト
されて全レーンに対しリフレンシュが行われたか否かを
判別する判別部５−１が具備されている。全レーンに対
しリフレソシュが行われたとき、リフレッシュ要求部５
はリフレッシュ要求信号ＲＥＦ−ＲＥＱを出力しないが
、１つのレーンでもリフレッシュが行われていなければ
リフレッシュ要求部５はシーケンサ６に対してリフレッ
シュ要求償号ＲＥＦ−ＲＥＱを出力する。

シーケンサ６はＣＰＵＩからのメモリアクセス要求信号
（アドレス、Ｒ／Ｗ、サイズ、ＡＳ／ＤＳ等）及びリフ
レッシュ要求部５からのリフレッシュ要求信号ＲＥＦ−
ＲＥＱにより、ＤＲＡＭ２に対し読み出し、書き込み、
リフレッシュ動作等に必要な諸信号を出力する。また、
ＲＡＳ信号を出力するＲＡＳ出力部６−１と、このＲＡ
Ｓ信号より早いタイ果ングでＣＡＳ信号ＣＡＳｏを出力
するＣＡＳ出力部６−２を具備している。

第１レーン、リフレソシュ・シーケンサ７−１は、ＤＲ
ＡＭ２の第１レーン２−１に対して単独のリフレッシュ
を行うべきか否かを判断したり、ｃｐｕ　ｔの第１レー
ン２−１に対するＲ／Ｗアクセスを指示するものである
。このため、アドレス判別部７−１ａ，リフレソシュ（
ＲＦ）用ＣＡＳ信号出力部？−１　ｂを備え、ＣＰＵＩ
のアクセス先が第１レーン２−１であることをアドレス
判別部７−１ａで判別したとき、シーケンサ６のＲＡＳ
出力部６−１より出力されるＲＡＳ信号より遅れたタイ
ミングで出力するＣＡＳ出力部６−２からのアクセス用
ＣＡＳ信号（ＣＡＳｏ）を第１マルチプレクサ９−１よ
り出力する。これにより第１レーン２−１は自己がアク
セスされることを認識する。逆にＣＰＵＩのアクセス先
が第１レーン２−１以外であることをアドレス判別部７
−１ａが判別したとき、第１レーン・リフレソシュ・シ
ーケンサ７−１から“１″を第１マルチプレクサ９−１
に与えることによりＲＦ用ＣＡＳ出力部７−ｌｂより出
力されるＣＡＳ信号ＣＡＳを第１マルチプレクサ９−１
より出力し、第１レーン２１ではこのＣＡＳがＲＡＳよ
り早いことによりリフレッシュ動作を行うことになる。

第１レーン・リフレッシュ・シーケンサ７−１はこのと
きカウンタ８−１をセットして、リフレッシュ動作が行
われたことを示す。

第２レーン・リフレソシュ・シーケンサ７−２〜第４レ
ーン・リフレッシュ・シーケンサ７−４も、前記第１レ
ーン・リフレッシュ・シーケンサ７−１と同様に構成さ
れ、同様に動作する。

第１マルチプレクサ９−１〜第４マルチブレクサ９−４
は、第１図（Ａ）に示すマルチプレクサ部９を構或する
ものである。第１マルチプレクサ９−１は、シーケンサ
６のＣＡＳ出力部６−２より出力される前記ＣＡＳ信号
ＣＡＳｏと、第１レーン・リフレッシュ・シーケンサ７
−１のＲＦ用ＣＡＳ出力部７−１　ｂより出力される前
記ＣＡＳ信号のいずれか一方をアドレス判別部？−１ａ
の判別結果にもとづき選択出力するものであり、ＣＰＵ
Ｉのアクセス先がＤＲＡＭ２の第１レーン２１以外のと
きＲＦ用ＣＡＳ出力部７−１ｂより出力されるＣＡＳ信
号を選択出力し、ＣＰＵ１のアクセス先が第１レーン２
−１のときＣＡＳ出力部６−２より出力される前記ＣＡ
Ｓ信号ＣＡＳｏを選択出力する。第２マルチプレクサ９
−２〜第４マルチプレクサ９−４も第ｌマルチプレクサ
９−１と同様に動作し、アクセス用ＣＡＳ出力部７−２
ａ　〜？−４３または前記ＣＡＳ信号ＣＡＳ　ｏのいず
れか一方を選択出力する。

なお、各レーン・リフレッシュ・シーケンサ７−ＩＡ′
？−４及びリフレッシュ要求部５、シーケンサの構或を
第２図（Ｂ）に示す。

演算部７−１ａｌはＣＰＵ１からアドレスλＤＤＲＥＳ
Ｓの下位２ビットＡｎ，Ａ１，メモリサイズＳＩＺＥ信
号Ｓｏ，Ｓ１　（レーン単位にその個数〔レーン数〕を
示すものとする。）より、ＣＰＵＩからアクセスされる
番地を算出する。

アドレスＡＤＤＲＥＳＳの下位２ビットにより、４つの
レーン２−１〜２−４の内の１つが指定され、メモリサ
イズＳＩＺＥにより、アクセスされるべきレーンの個数
が示される。例えばアドレスＡＤＤＲＥＳＳの下位２ビ
ットにより第２レーン２−２が指定され、メモリサイズ
ＳＩＺＥが「２」ならば、第２レーン２−２及び第３レ
ーン２一３がアクセスされたことになる。

演算部？−１ａｌは、これらのデータ（アドレスの下位
２ビットとメモリサイズＳＩＺＥ）より、自己レーン２
−１〜２−４がアクセスされているか否かの数値、即ち
、ＤＲＡＭ２の各レーン２−１〜２〜４の最初のアドレ
ス値）を算出する。比較部７〜１ａ２は演算部？−１ａ
ｌの出力値と、レジスタ？−１８３に予め格納されてい
る上記各レーン２−１〜２−４の最初のアドレス値とを
比較し、一致すれば自己レーンがアクセスされているこ
とを示す一致信号「ｌ」を出力する（不一致のときは「
０」を出力する。）。

アンドゲート７−１ａ４には後述するようにＣＡＳタイ
ミング信号ＣＡＳＴＭが与えられるとともに比較部？−
１ａ２の出力が与えられる。リフレソシュ用ＣＡＳ信号
出力部７−１ｂはアンド・ゲート？−１ａ４の出力ｒｌ
Ｊを受けてリフレンシュ用ＣＡＳ信号を出力する。

なお、アンド・ゲート？−１ａ４の出力は、マルチプレ
クサ９−１に与えられる。

指示手段８−１はフリップフロップ回路（ＦＦ）で構戒
され、セント端子には、レーン・リフレッシュ・シーケ
ンサのアドレス判別部７−１ａのゲ−｝７−１３４の出
力信号「１」が加えられ、信号「１」を出力し、第１図
（Ｂ）に示すタイマ４から出力されるクロック信号を受
け、レーン・リフレッシュ・シーケンサ７−１で作られ
る同図に破線で示す負のクロック信号ＴＦがレーン・リ
フレッシュ・シーケンサ７−１で作られ、指示千段８−
１のリセット端子に印加されリセットされる。

他のレーン・リフレッシュ・シーケンサ７−２〜７−４
も同様の構成である。

リフレッシュ要求部５には指示手段８−１〜８一４の出
力を受けるＮＡＮＤゲー｝５−１ａを設け、ＮＡＮＤゲ
ート５−１ａの出力はＦＦ５−１ｂのデータ端子に加え
られ、またＦＦ５−１ｂのクロソク端子にはタイマ４か
らの信号が加えられ、第ｌ図（Ｂ）に示すタイマ４から
のクロックパルスが印加されたとき、データ端子に印加
されているレベルと同じレベルの信号がＦＦ５−１ｂか
ら出力される。ＦＦ５−１ｂの出力が「１」のとき、シ
ーケンサ６に対してリフレッシュ要求が行われる． シーケンサ６にはＦＦ６ａ〜６ｅと、ＯＲゲー｝６ｆ，
６ｇ、公知のロー／カラムアドレス発生部６ｈ＃Ａ停回
路６−３を備える。

リフレッシュ要求部５のＦＦ５−１ｂから出力されるリ
フレソシュ要求信号「１」はシーケンサ６の調停回路６
・−３に印加される。またＣＰＬＩ　１からのアドレス
確定信号ＡＳは調停回路６−３に印加される．各ＦＦ６
ａ〜６ｅにはシーケンサ６の内部クロソク信号がクロッ
ク端子に加えられ、クロック信号に同期してＦＦ６ａ〜
６ｅは作動し、図示の如く信号ＣＡＳＴＭ．．ＲＡＳＴ
Ｍ，・ＣＡＳｏＴＭ，ＣＡＳｏＴＭ−ＲＦ，ＲＡＳＴＭ
−ＲＦを出力する．調停回路６−３の調停条件は次の通
りである．ＦＦ５−１ｂからのリフレッシュ要求ＲＥＦ
−ＲＱが優先される。つまりＦＦ６ａのセット状態にあ
り、その出力が「１」のときは、ＣＰＵＩからのＡＳ信
号はＦＦ６Ｃに入力されないし、同時にＡＳ｛ｊ号とＲ
ＥＦ−ＲＥＱ信号がきたらＦＦ６ａにＲＥＦ−ＲＥＱ｛
ｉｉ号を入力させる。

但し、ＦＦ６　ｃがセット状態でその出力が「１」のと
きＲＥＦ−ＲＥＱ信号がＦＦ５−１　ｂから出カされて
もＦ　Ｆ　６．ａへは入力されない。このような調停回
路６−３はＦＦとゲート回路で構戒される。リフレ・ノ
シュ要求部５からのリフレッシュ要求償号ＲＥＦ−ＲＥ
Ｑが出力されたとき（Ｒ　Ｅ　Ｆ一ＲＥＱ＝　ｒｌｊ　
）　、シーケンサ６のＦＦ６ａからの信号ＣＡＳｅＴＭ
−ＲＦと次のクロック周期でＦＦ６ｂから出力されるＲ
ＡＳＴＭ−ＲＦにより、ＣＡＳ出力部６−２からＣＡＳ
信号が先に出力され、次にＲＡＳ出力部６−１からＲＡ
Ｓ信号が出力される。かかる状態では、レー、ン・リフ
レッシュ・シーケンサ？−１〜７−４からのマルチプレ
クサ選択信号ｒＯＪがマルチブレクサに与えられており
　（なぜならばこのときは前述のようにＦＦ６　Ｃはリ
セント状態にあり、ＣＡＳＴＭ信号は「０」であるので
ゲート７−１ａの出力は「Ｏ」となるからである。）シ
ーケンサ６のＣＡＳ出力部６−２からのＣＡＳ信号は、
マルチプレクサ９−１〜９−４を介して第１レーン２−
１〜第４レーン２−４に印加され、続いてシーケンサ６
からのＲＡＳ信号が、第１レーン２−１〜第４レ一ン２
−４に印加される結果、これら第１レーン２−１〜第４
レーン２−４のリフレッシュが行われる。

シーケンサ６のロー／カラムアドレス発生部６ｈからは
ｃｐｕ　ｉのアドレス信号ＡＤＤＲＥＳＳを受けて通常
は、ローアドレスが出力されており、ＲＡＳ出力部６−
１からの出力を受けると、ロー／カラムアドレス発生部
６ｈはカラムアドレスを出力する。なおシーケンサ６の
各ＦＦ６．ａ〜６ｅはＲＡＳ出力部６−１から出力され
るＲＡＳ信号の出力が停止するタイ旦ングでリセットさ
せる結果、これらＦＦ６ａ〜６ｅの出力は「０」となる
．本発明の動作を、第２図、第３図にもとづき説明する
。

１）ＣＰＵＩからＤＲＡＭ２に対するアクセスは、第２
図に示す如く、アドレス（ＡＤＤＲＥＳＳ）、サイズ（
Ｓ　Ｉ　ＺＥ）　、Ｒ／Ｗ　（ライトはＬレベル〉、ア
ｒレス及びデータの確定信号（ＡＳ／ＤＳ）により行わ
れる。この実施例では、ＤＲＡＭ２は８ビット毎の４つ
のレーンに分割され、合計３２ビットで構或されている
。そして各レーンは荊述のようにアドレスの下位２ビッ
トと、サイズ信号の組み合わせによって選択される。

第３図（Ａ＞にこれらの各信号の状態を示す。

（２）　　これらの信号を受けてメモリ制御部３のシー
ケンサ６は、ＤＲＡＭ２にアクセスするために、第２図
に示す如く、メモリアドレス（ＭＥＭＡ）、ロウアドレ
ス確定信号（ＲＡＳ）、データ出力許可信号（ＯＥ）又
はデータ書き込み許可信号（ＷＥ）を出力する。かくし
て当該レーンに、第３図（Ａ）に示す如く、メモリア゛
ドレス（ＭＥＭＡ）、ロウアドレス確定信号（ＲＡＳ）
、カラムアドレス確定イ言号（ＣＡＳ）、データ出力許
可信号（ＯＥ）又はデータ書き込み許可信号（ＷＥ）が
印加される。もし読み出しであれば、これにより所望の
データＤＡＴＡがＤＲＡＭ２よりＣＰＵＩに出力され、
シーケンサ６より出力されたデータ出力確認信号ＤＴＡ
ＣＫによりこれがＣＰＵ１に読取られる． （３）　　このようにＣＰＵＩからＤＲＡＭ２に、例え
ば読み出しアクセスがある（Ｃ　Ｐ　Ｕ　１より前述の
如くアドレス確定信号ＡＳがシーケンサ６へ出力されて
いる）と、第１レーン・リフレソシェ・シーケンサ？−
１のアドレス判別部７−１ａ〜第４レーン・リフレッシ
ュ・シーケンサ７−４のアドレス判別部７−４ａは、ア
ドレスＡＤＤＲＥＳＳの下位２ビットとサイズ信号ＳＩ
ＺＥにより、自分の担当するレーンが選択されているか
どうかを判断する。選択されていれば、その１亥当する
マルチプレクサにｒＯＪを出力し、シーケンサ６のＣＡ
Ｓ出力部６−２から出力された、第３図（Ａ）に示す如
く、ＲＡＳより遅れたタイミングのＣＡＳをそのマルチ
ブレクサより出力する。シーケンサ６は、ＣＰＵＩから
のアドレスＡＤＤＲＥＳＳにより、前述のようにロウア
ドレスをまずＭＥＭＡとして出力し、前記ＲＡＳ信号を
出力し、次いでカラムアドレスをＭＥＭＡとして出力し
、ＣＡＳが前記の如く出力される。

しかし自分の担当するレーンが選択されていない場合、
レーン・リフレッシュ・シーケンサ？−ｉ　（ｉ＝１〜
４）はその該当するマノレチプレクサ９−ｉにｒｌＪを
出力し、第３図（Ｂ）に示す如く、レーン・リフレッシ
ュ・シーケンサ７−ｉのＣＡＳ出力部？−ｉｂより出力
された前記ＲＡＳより早いタイミングのＣＡＳをそのマ
ルチプレクサ９−ｉより出力する。またその指示手段Ｓ
−ｔを数値ｌにセントする．このように選択されていな
いレーン２−ｉは、ＣＡＳ　ｂｅｆｏｒｅ　Ｒ　Ａ　Ｓ
となるので、これによりそのレーン２−ｉはリフレッシ
ュすべきことをＬ’２　１ｋし、リフレッシュ動作を行
う。

（４）第１図（Ｂ）に示す如く、タイマ４が出力するｌ
リフレッシュ期間内には、何回かのＣＰＵ１によるＤＲ
ＡＭ２のアクセスがあるが、必ずしも全レーン２−１〜
２−４が選択されるようなアクセスとは限らない。前記
の如く、第１図（Ｂ）の時刻ＴＩでは第１レーン２−１
〜第３レーン２−３が選択され第４レーン２−４が非選
択のため第４レーン２−４がリフレッシュされる。ｌリ
フレッシュ期間において少なくとも１回のりフレソシュ
が各レーン２−１〜２−４に実行されれば、もはやこの
期間内ではりフレソシュを行う必要がない。それ故、指
示千段８−１〜８−４がすべて１をセントしていれば、
判別部５−１がこれを認識する（判別部５−１のＮＡＮ
Ｄゲート５−１ａの出力がｒＯＪとなり、タイマ４から
のクロ７クがＦＦ５−１ｂに入力されると、データ端子
に加えられている信号「０」がＦＦ５−１ｂの出力とし
て出される。）のでリフレッシュ要求部５はシーケンサ
６に対しリフレッシュ要求信号ＲＥＦ−ＲＥＱを出力し
ない。勿論指示手段８−１〜８−４はこの認識判別後に
、前述のようにレーン・リフレッシュ・シーケンサ？−
１〜７−４によりリセントされる。

（５）シかし第１レーン２−１〜第４レーン２−４のい
ずれか１つ以上のレーン２−ｉが１回もリフレッシュ動
作が行われていない場合は、タイマ４から出力されたリ
フレッシュ・タイξング信号がリフレッシュ要求部５に
印加されたとき、判別部５−１がこれを識別して、リフ
レッシュ要求部５がシーケンサ６に対しリフレソシュ要
求信号ＲＥＦ−ＲＥＱを出力して全レーン２−１〜２−
４のリフレッシュサイクルが発生する。

（即ち、リフレッシュ要求部５のＮＡＮＤゲート５−１
ａの出力が「１」となりタイマ４からのクロック（第１
図（Ｂ）のＲＥＦ−ＴＩＭＥ信号）によりＦＦ５−１ｂ
の出力は「１」となってこれがリフレッシュ要求信号と
なる。これによりシーケンサ６はそのＲＡＳ出力部６−
１及びＣＡＳ出力部６−２が、第３図ＣＢ）に示す如く
、Ｃ　Ａ　Ｓ　ｂｅｆｏｒｅ　Ｒ　Ａ　Ｓのタイミング
でＣＡＳｏ’を出力するので、これらにより第１レーン
２−１〜第４レーン２−４のすべてのレーンに対してリ
フレッシュ動作が行われる。

なお前記説明ではレーン幅が８ビットであり、また第１
レーン〜第４レーンの例について説明したが、勿論レー
ン幅やレーンの数はこれらに限定されるものではなく、
適宜選択できるものである。

〔他の実施例〕

上記実施例では、リフレ７シュ方式としてＣＡＳ　ｂｅ
ｆｏｒｅ　Ｒ　Ａ　Ｓの例について説明したが、本発明
はこれのみに限定されるものではない。例えばＭＥＭＡ
とＲＡＳ信号を用いるＲＡＳ　　ＯＮＬＹリフレンシュ
方式を採用しても扮論よい。この場合は、リフレンシュ
する対象のロウアドレスをＭＥＭＡとして与えなければ
ならないので、各レーンのメモリアドレスＭＥＭＡを分
離する。各レーン２−１〜２−４が選択されたときには
、シーケンサ６が与えるメモリアドレスＭＥＭＡを出力
し、非選択のときには、レーン・リフレッシュ・シーケ
ンサにリフレッシュ・アドレス・カウンタを持ち、この
カウンタの値を対応するレーンのメモリアドレスＭＥＭ
Ａとして出力すればよい。またこのときには、選択され
たレーンには、ＲＡＳＳＣＡｓ信号が出力されるが、非
選択のレーンにはＲＡＳ信号のみ出力されることはいう
までもない。

〔発明の効果〕

本発明によれば、メモリのアクセス時に、非選択のメモ
リレーンに対してリフレッシュ動作を行うため、リフレ
ッシュ・タイξング設定手段からの指示にもとづく全て
のメモリレーンのリフレッシュ・サイクルの発生を減少
することができるので、このタイマ指示における全ての
メモリレーンのリフレ・ノシェ・サイクルとメモリへの
アクセスが競合する場合を減少することができる。その
結果メモリ手段の使用効率が向上し、情報処理装置の効
率化をはかることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ）は本発明の一実施例構戒図、第２図（ｂ）
は実施例構成の詳細図、 第３図は本発明の動作説明図、 第４図は従来例説明図である。 １・一ＣＰＵ ３−・メモリ制御部 ５−・・リフレソシュ要求部 ６−・シーケンサ ２・・・ＤＲＡＭ ４・・一タイマ

Claims (1)

1. 【特許請求の範囲】 　複数のレーンにより構成され、一定期間以内にリフレ
   ッシュを必要とするメモリ手段（２）と、リフレッシュ
   ・タイミングを設定する手段（４）を具備するメモリ装
   置において、 メモリ手段（２）の各レーンに対してアクセスの有無を
   判別するレーン・リフレッシュ・シーケンサ（（７−１
   ）〜（７−４））と、 レーン毎にリフレッシュが行われたか否かを指示する指
   示手段（（８−１）〜（８−４））と、リフレッシュ要
   求部（５）を備え、 メモリ手段（２）に対してアクセスが行われたとき前記
   レーン・リフレッシュ・シーケンサ（（７−１）〜（７
   −４））の判別結果によりアクセス先以外のレーンでは
   、前記リフレッシュ・タイミング設定手段（４）から伝
   達されるリフレッシュ・タイミングのとき、リフレッシ
   ュ要求部（５）の要求に基づいてリフレッシュ動作を行
   い、リフレッシュ・タイミング設定手段（４）から伝達
   されるリフレッシュ・タイミングのとき複数のレーンの
   １つでもリフレッシュが行われていないことが前記指示
   手段（（８−１）〜（８−４））の指示で判明したとき
   、リフレッシュ要求部（５）のリフレッシュ要求に基づ
   きレーンをリフレッシュするようにしたことを特徴とす
   るメモリのリフレッシュ制御方式。