JP3518012B2 - 外部固体記憶装置 - Google Patents
外部固体記憶装置Info
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- JP3518012B2 JP3518012B2 JP00356095A JP356095A JP3518012B2 JP 3518012 B2 JP3518012 B2 JP 3518012B2 JP 00356095 A JP00356095 A JP 00356095A JP 356095 A JP356095 A JP 356095A JP 3518012 B2 JP3518012 B2 JP 3518012B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、外部記憶媒体としてメ
モリカードを用いた外部固体記憶装置に関する。 【０００２】 【従来の技術】従来より、電子手帳やパーソナルコンピ
ュータ、ワードプロセッサ等、多くの携帯端末機におい
て、外部記憶媒体としてのメモリカードを装着すること
で、より記憶容量を増大させることを可能としたものが
あった。この種の機器で使用されるメモリカードは、内
蔵されているメモリの種類、記憶容量、アクセスの仕
方、マッピング等が様々であり、一般に互換性はない。 【０００３】しかして、このメモリカードに対してアク
セスを行なうべく、カード内にカードの構成等を示す情
報エリアを設けておき、このメモリカードを装着した機
器本体側からこの情報エリアの内容を解釈して制御する
ようにしたものが主流になりつつある。 【０００４】 【発明が解決しようとする課題】しかしながら、機器本
体にその機器本体用ではないメモリカードを装着してし
まった場合、そのメモリカードの側から見て間違ったア
クセスがなされた時でも、場合によっては該メモリカー
ドからデータの読出し、あるいはデータの書込みができ
ることがあり、信号線の短絡、誤動作やメモリのデータ
破壊等を生じてしまう虞があった。 【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、誤ったアクセス方
式を採った場合に確実にメモリを保護し、且つアクセス
方式の誤りを機器本体側に報知することが可能な外部固
体記憶装置を提供することにある。 【０００６】 【課題を解決するための手段】すなわち本発明に係る外
部固体記憶装置は、対象機器本体に対して着脱自在に設
けられたケーシングの内部に設けられたダイナミックＲ
ＡＭと、上記対象機器本体から上記ダイナミックＲＡＭ
へ出力されるＲＡＳ信号を記憶してＣＡＳ信号でリセッ
トされるラッチ回路を有し、このラッチ回路が上記ダイ
ナミックＲＡＭへのＣＡＳ信号がない場合にそのラッチ
内容を上記対象機器本体にアクセス状態の異常として出
力する検出手段とを備えたことを特徴とする。 【０００７】 【作用】本発明によれば、メモリとしてダイナミックＲ
ＡＭを用いた外部固体記憶装置において、ＲＡＳ信号及
びＣＡＳ信号の有無を利用して誤ったアクセス方式を採
った場合の検出を行なうことができるため、外部固体記
憶装置とこれを装着する機器本体の接続端子数を増やす
ことなく、誤ったアクセス方式を検出して直ちに機器本
体側へ報知することができ、該メモリへのアクセスを停
止させ、メモリを保護することができる。 【０００８】 【０００９】 【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路構成を示すもので、１１が機器本
体、１２がメモリカードである。この機器本体１１とメ
モリカード１２とは、アドレスバスライン、データバス
ライン、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ：行アドレスストローブ）ライン、ＣＡＳ（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：列アドレススト
ローブ）ライン、書込みイネーブル（ＷＥ）ライン、読
出しイネーブル（ＯＥ）ライン、割込み制御（Ｉｎ
ｔ．）ライン、電源（Ｖcc）ライン及びアース（ＧＮ
Ｄ）ラインの各信号線等で接続される。 【００１０】すなわち、機器本体１１とメモリカード１
２との間でデータバスラインを介してデータの送受を行
なうと共に、機器本体１１からメモリカード１２にアド
レスバスラインを介して指定アドレス、ＲＡＳラインを
介してＲＡＳ信号、ＣＡＳラインを介してＣＡＳ信号、
書込みイネーブルラインを介して書込みイネーブル信
号、読出しイネーブルラインを介して読出しイネーブル
信号がそれぞれ送出され、反対にメモリカード１２から
機器本体１１に割込み制御ラインを介して割込み信号が
送出される。 【００１１】メモリカード１２内には、記憶素子として
のダイナミックＲＡＭ（Ｄ−ＲＡＭ）２１と、このＤ−
ＲＡＭ２１への誤ったアクセスを検出する検出回路２２
とが少なくとも設けられる。 【００１２】Ｄ−ＲＡＭ２１は、上記アドレスバスライ
ン、データバスライン、ＲＡＳライン、ＣＡＳライン、
書込みイネーブルライン及び読出しイネーブルラインと
接続されると共に、これらのうちのＲＡＳライン及びＣ
ＡＳラインがさらに検出回路２２とも接続される。 【００１３】検出回路２２では、上記ＲＡＳラインから
のＲＡＳ信号を、バッファアンプ２３を介してフリップ
フロップ（Ｆ／Ｆ）２４のクロック端子ＣＫに、またナ
ンド回路２５にそれぞれ入力する。 【００１４】Ｆ／Ｆ２４は、上記ＣＡＳラインからのＣ
ＡＳ信号をインバータ２６で反転した反転信号をリセッ
ト端子Ｒに入力し、また電源電圧Ｖccを遅延入力端子Ｄ
に入力するもので、その正転出力端子Ｑからの出力信号
が上記ナンド回路２５に入力される。 【００１５】そして、ナンド回路２５の出力信号が割込
み信号として上記割込み制御ラインを介して機器本体１
１側へ送出される。上記のような構成にあって、図２は
メモリカード１２をこのメモリカード１２に合致した正
しい機器本体１１に装着した場合の動作を例示するもの
である。 【００１６】すなわち図２は、機器本体１１がメモリカ
ード１２をアクセスしてメモリカード１２内のＤ−ＲＡ
Ｍ２１に記憶されているデータを読出す場合の各信号波
形を示すもので、まず機器本体１１は図２（１）に示す
ような通常“Ｈ”レベルとなっているＲＡＳ信号を一定
期間“Ｌ”レベルとし、続いて図２（２）に示すような
同じく通常“Ｈ”レベルとなっているＣＡＳ信号を適宜
タイミングをあけて“Ｌ”レベルとする。 【００１７】また、このＲＡＳ信号及びＣＡＳ信号に同
期して図２（３）に示すように行アドレス（Ｒｏｗ）及
び列アドレス（Ｃｏｌ）を順次出力し、次いで図２
（４）に示すように通常“Ｈ”レベルとなっている読出
しイネーブル信号を上記ＲＡＳ信号及びＣＡＳ信号が
“Ｌ”レベルとなっている間まで“Ｌ”レベルとさせ
る。 【００１８】メモリカード１２内のＤ−ＲＡＭ２１で
は、ＲＡＳ信号が“Ｌ”レベルとなるのにしたがってア
ドレスバスから行アドレスを、その後ＣＡＳ信号が
“Ｌ”レベルとなるのにしたがって列アドレスを順次入
力し、さらに読出しイネーブル信号が“Ｌ”レベルとな
るのを待って図２（５）に示すように当該行アドレス及
び列アドレスに指定されるアドレス位置に書込まれてい
るデータを読出し、データバスより機器本体１１側へ送
出するものである。 【００１９】この間に検出回路２２では、ＲＡＳ信号の
立下がりをＦ／Ｆ２４でラッチするが、続いて入力され
るＣＡＳ信号の立下がりがインバータ２６で反転されて
反転信号とされ、リセット端子Ｒに入力されるためにラ
ッチ内容がリセットされる。 【００２０】したがって、Ｆ／Ｆ２４の正転出力端子Ｑ
からの出力は“Ｌ”レベルとなり、ナンド回路２５では
少なくとも１つの入力が“Ｌ”レベルであるために上記
機器本体１１側への割込み信号としての出力が“Ｈ”レ
ベルを維持し、特に割込み状態が発生せず、メモリカー
ド１２が正常であることを機器本体１１側に知らせるも
のである。 【００２１】次いで図３により機器本体１１がメモリカ
ード１２を誤ったアクセス方式でアクセスした場合の動
作を説明する。すなわち図３は、機器本体１１がメモリ
カード１２をスタティックＲＡＭを用いたメモリカード
としてアクセスしてメモリカード１２内のＤ−ＲＡＭ２
１に記憶されているデータを読出そうとする場合の各信
号波形を示すものである。 【００２２】まず機器本体１１は、図３（１）に示すよ
うな通常“Ｈ”レベルとなっているＲＡＳ信号（機器本
体１１側ではスタティックメモリに対する他の信号と認
識している）を一定期間“Ｌ”レベルとするが、図３
（３）に示す如く同ＣＡＳ信号は通常の“Ｈ”レベルの
ままで変化させない。 【００２３】また、機器本体１１は、図３（４）に示す
ようなスタティックＲＡＭへのアドレス指定をアドレス
バスを介して行なうと共に、図３（５）に示すように通
常“Ｈ”レベルとなっている読出しイネーブル信号を上
記ＲＡＳ信号に合致させて“Ｌ”レベルとさせる。 【００２４】メモリカード１２の検出回路２２内では、
ＣＡＳ信号が“Ｈ”レベルのまま変化しないためにＦ／
Ｆ２４がリセットされず、Ｆ／Ｆ２４はＲＡＳ信号の立
下がりをラッチして若干遅延した図３（２）に示すよう
なＲＡＳ′信号を正転出力端子Ｑよりナンド回路２５へ
送出する。 【００２５】ナンド回路２５では、Ｆ／Ｆ２４からのＲ
ＡＳ′信号が立上がった時点で２入力が共に“Ｈ”レベ
ルとなるため、その時点より図３（７）に示すように機
器本体１１側への割込み信号を通常の“Ｈ”レベルから
“Ｌ”レベルに変化させ、割込み状態が発生し、メモリ
カード１２へのアクセス方式が異なることを機器本体１
１側に知らせるものである。 【００２６】したがって、機器本体１１側がこれを認識
し、Ｄ−ＲＡＭ２１で読出しイネーブル信号に対応して
図３（６）に示すように行なわれていたデータの読出し
を途中で直ちに停止させることが可能となり、信号線の
短絡、誤動作やＤ−ＲＡＭ２１のデータ破壊等を確実に
防止することができる。 【００２７】なお、上記実施例ではＲＡＳ信号及びＣＡ
Ｓ信号の有無によりダイナミックＲＡＭを用いたメモリ
カード１２に対して、機器本体１１側がアクセス方式の
異なるスタティックＲＡＭを用いたメモリカード用のア
クセスを行なってしまった場合にこれを検出するような
例を示したが、その反対に、スタティックＲＡＭを用い
たメモリカードに対して、機器本体側がアクセス方式の
異なるダイナミックＲＡＭを用いたメモリカード用のア
クセスを行なってしまった場合にこれを検出するように
することも非常に容易に考え得るものであり、ここでは
その説明は省略する。 【００２８】 【発明の効果】以上に述べた如く本発明によれば、誤っ
たアクセス方式を採った場合に確実にメモリを保護し、
且つアクセス方式の誤りを機器本体側に報知することが
可能な外部固体記憶装置を提供することができる。
モリカードを用いた外部固体記憶装置に関する。 【０００２】 【従来の技術】従来より、電子手帳やパーソナルコンピ
ュータ、ワードプロセッサ等、多くの携帯端末機におい
て、外部記憶媒体としてのメモリカードを装着すること
で、より記憶容量を増大させることを可能としたものが
あった。この種の機器で使用されるメモリカードは、内
蔵されているメモリの種類、記憶容量、アクセスの仕
方、マッピング等が様々であり、一般に互換性はない。 【０００３】しかして、このメモリカードに対してアク
セスを行なうべく、カード内にカードの構成等を示す情
報エリアを設けておき、このメモリカードを装着した機
器本体側からこの情報エリアの内容を解釈して制御する
ようにしたものが主流になりつつある。 【０００４】 【発明が解決しようとする課題】しかしながら、機器本
体にその機器本体用ではないメモリカードを装着してし
まった場合、そのメモリカードの側から見て間違ったア
クセスがなされた時でも、場合によっては該メモリカー
ドからデータの読出し、あるいはデータの書込みができ
ることがあり、信号線の短絡、誤動作やメモリのデータ
破壊等を生じてしまう虞があった。 【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、誤ったアクセス方
式を採った場合に確実にメモリを保護し、且つアクセス
方式の誤りを機器本体側に報知することが可能な外部固
体記憶装置を提供することにある。 【０００６】 【課題を解決するための手段】すなわち本発明に係る外
部固体記憶装置は、対象機器本体に対して着脱自在に設
けられたケーシングの内部に設けられたダイナミックＲ
ＡＭと、上記対象機器本体から上記ダイナミックＲＡＭ
へ出力されるＲＡＳ信号を記憶してＣＡＳ信号でリセッ
トされるラッチ回路を有し、このラッチ回路が上記ダイ
ナミックＲＡＭへのＣＡＳ信号がない場合にそのラッチ
内容を上記対象機器本体にアクセス状態の異常として出
力する検出手段とを備えたことを特徴とする。 【０００７】 【作用】本発明によれば、メモリとしてダイナミックＲ
ＡＭを用いた外部固体記憶装置において、ＲＡＳ信号及
びＣＡＳ信号の有無を利用して誤ったアクセス方式を採
った場合の検出を行なうことができるため、外部固体記
憶装置とこれを装着する機器本体の接続端子数を増やす
ことなく、誤ったアクセス方式を検出して直ちに機器本
体側へ報知することができ、該メモリへのアクセスを停
止させ、メモリを保護することができる。 【０００８】 【０００９】 【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路構成を示すもので、１１が機器本
体、１２がメモリカードである。この機器本体１１とメ
モリカード１２とは、アドレスバスライン、データバス
ライン、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ：行アドレスストローブ）ライン、ＣＡＳ（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：列アドレススト
ローブ）ライン、書込みイネーブル（ＷＥ）ライン、読
出しイネーブル（ＯＥ）ライン、割込み制御（Ｉｎ
ｔ．）ライン、電源（Ｖcc）ライン及びアース（ＧＮ
Ｄ）ラインの各信号線等で接続される。 【００１０】すなわち、機器本体１１とメモリカード１
２との間でデータバスラインを介してデータの送受を行
なうと共に、機器本体１１からメモリカード１２にアド
レスバスラインを介して指定アドレス、ＲＡＳラインを
介してＲＡＳ信号、ＣＡＳラインを介してＣＡＳ信号、
書込みイネーブルラインを介して書込みイネーブル信
号、読出しイネーブルラインを介して読出しイネーブル
信号がそれぞれ送出され、反対にメモリカード１２から
機器本体１１に割込み制御ラインを介して割込み信号が
送出される。 【００１１】メモリカード１２内には、記憶素子として
のダイナミックＲＡＭ（Ｄ−ＲＡＭ）２１と、このＤ−
ＲＡＭ２１への誤ったアクセスを検出する検出回路２２
とが少なくとも設けられる。 【００１２】Ｄ−ＲＡＭ２１は、上記アドレスバスライ
ン、データバスライン、ＲＡＳライン、ＣＡＳライン、
書込みイネーブルライン及び読出しイネーブルラインと
接続されると共に、これらのうちのＲＡＳライン及びＣ
ＡＳラインがさらに検出回路２２とも接続される。 【００１３】検出回路２２では、上記ＲＡＳラインから
のＲＡＳ信号を、バッファアンプ２３を介してフリップ
フロップ（Ｆ／Ｆ）２４のクロック端子ＣＫに、またナ
ンド回路２５にそれぞれ入力する。 【００１４】Ｆ／Ｆ２４は、上記ＣＡＳラインからのＣ
ＡＳ信号をインバータ２６で反転した反転信号をリセッ
ト端子Ｒに入力し、また電源電圧Ｖccを遅延入力端子Ｄ
に入力するもので、その正転出力端子Ｑからの出力信号
が上記ナンド回路２５に入力される。 【００１５】そして、ナンド回路２５の出力信号が割込
み信号として上記割込み制御ラインを介して機器本体１
１側へ送出される。上記のような構成にあって、図２は
メモリカード１２をこのメモリカード１２に合致した正
しい機器本体１１に装着した場合の動作を例示するもの
である。 【００１６】すなわち図２は、機器本体１１がメモリカ
ード１２をアクセスしてメモリカード１２内のＤ−ＲＡ
Ｍ２１に記憶されているデータを読出す場合の各信号波
形を示すもので、まず機器本体１１は図２（１）に示す
ような通常“Ｈ”レベルとなっているＲＡＳ信号を一定
期間“Ｌ”レベルとし、続いて図２（２）に示すような
同じく通常“Ｈ”レベルとなっているＣＡＳ信号を適宜
タイミングをあけて“Ｌ”レベルとする。 【００１７】また、このＲＡＳ信号及びＣＡＳ信号に同
期して図２（３）に示すように行アドレス（Ｒｏｗ）及
び列アドレス（Ｃｏｌ）を順次出力し、次いで図２
（４）に示すように通常“Ｈ”レベルとなっている読出
しイネーブル信号を上記ＲＡＳ信号及びＣＡＳ信号が
“Ｌ”レベルとなっている間まで“Ｌ”レベルとさせ
る。 【００１８】メモリカード１２内のＤ−ＲＡＭ２１で
は、ＲＡＳ信号が“Ｌ”レベルとなるのにしたがってア
ドレスバスから行アドレスを、その後ＣＡＳ信号が
“Ｌ”レベルとなるのにしたがって列アドレスを順次入
力し、さらに読出しイネーブル信号が“Ｌ”レベルとな
るのを待って図２（５）に示すように当該行アドレス及
び列アドレスに指定されるアドレス位置に書込まれてい
るデータを読出し、データバスより機器本体１１側へ送
出するものである。 【００１９】この間に検出回路２２では、ＲＡＳ信号の
立下がりをＦ／Ｆ２４でラッチするが、続いて入力され
るＣＡＳ信号の立下がりがインバータ２６で反転されて
反転信号とされ、リセット端子Ｒに入力されるためにラ
ッチ内容がリセットされる。 【００２０】したがって、Ｆ／Ｆ２４の正転出力端子Ｑ
からの出力は“Ｌ”レベルとなり、ナンド回路２５では
少なくとも１つの入力が“Ｌ”レベルであるために上記
機器本体１１側への割込み信号としての出力が“Ｈ”レ
ベルを維持し、特に割込み状態が発生せず、メモリカー
ド１２が正常であることを機器本体１１側に知らせるも
のである。 【００２１】次いで図３により機器本体１１がメモリカ
ード１２を誤ったアクセス方式でアクセスした場合の動
作を説明する。すなわち図３は、機器本体１１がメモリ
カード１２をスタティックＲＡＭを用いたメモリカード
としてアクセスしてメモリカード１２内のＤ−ＲＡＭ２
１に記憶されているデータを読出そうとする場合の各信
号波形を示すものである。 【００２２】まず機器本体１１は、図３（１）に示すよ
うな通常“Ｈ”レベルとなっているＲＡＳ信号（機器本
体１１側ではスタティックメモリに対する他の信号と認
識している）を一定期間“Ｌ”レベルとするが、図３
（３）に示す如く同ＣＡＳ信号は通常の“Ｈ”レベルの
ままで変化させない。 【００２３】また、機器本体１１は、図３（４）に示す
ようなスタティックＲＡＭへのアドレス指定をアドレス
バスを介して行なうと共に、図３（５）に示すように通
常“Ｈ”レベルとなっている読出しイネーブル信号を上
記ＲＡＳ信号に合致させて“Ｌ”レベルとさせる。 【００２４】メモリカード１２の検出回路２２内では、
ＣＡＳ信号が“Ｈ”レベルのまま変化しないためにＦ／
Ｆ２４がリセットされず、Ｆ／Ｆ２４はＲＡＳ信号の立
下がりをラッチして若干遅延した図３（２）に示すよう
なＲＡＳ′信号を正転出力端子Ｑよりナンド回路２５へ
送出する。 【００２５】ナンド回路２５では、Ｆ／Ｆ２４からのＲ
ＡＳ′信号が立上がった時点で２入力が共に“Ｈ”レベ
ルとなるため、その時点より図３（７）に示すように機
器本体１１側への割込み信号を通常の“Ｈ”レベルから
“Ｌ”レベルに変化させ、割込み状態が発生し、メモリ
カード１２へのアクセス方式が異なることを機器本体１
１側に知らせるものである。 【００２６】したがって、機器本体１１側がこれを認識
し、Ｄ−ＲＡＭ２１で読出しイネーブル信号に対応して
図３（６）に示すように行なわれていたデータの読出し
を途中で直ちに停止させることが可能となり、信号線の
短絡、誤動作やＤ−ＲＡＭ２１のデータ破壊等を確実に
防止することができる。 【００２７】なお、上記実施例ではＲＡＳ信号及びＣＡ
Ｓ信号の有無によりダイナミックＲＡＭを用いたメモリ
カード１２に対して、機器本体１１側がアクセス方式の
異なるスタティックＲＡＭを用いたメモリカード用のア
クセスを行なってしまった場合にこれを検出するような
例を示したが、その反対に、スタティックＲＡＭを用い
たメモリカードに対して、機器本体側がアクセス方式の
異なるダイナミックＲＡＭを用いたメモリカード用のア
クセスを行なってしまった場合にこれを検出するように
することも非常に容易に考え得るものであり、ここでは
その説明は省略する。 【００２８】 【発明の効果】以上に述べた如く本発明によれば、誤っ
たアクセス方式を採った場合に確実にメモリを保護し、
且つアクセス方式の誤りを機器本体側に報知することが
可能な外部固体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。 【図２】本発明の動作を説明するための図。 【図３】本発明の動作を説明するための図。 【符号の説明】 １１…機器本体 １２…メモリカード ２１…ダイナミックＲＡＭ（Ｄ−ＲＡＭ） ２２…検出回路 ２３…バッファアンプ ２４…フリップフロップ（Ｆ／Ｆ） ２５…ナンド回路 ２６…インバータ
ク図。 【図２】本発明の動作を説明するための図。 【図３】本発明の動作を説明するための図。 【符号の説明】 １１…機器本体 １２…メモリカード ２１…ダイナミックＲＡＭ（Ｄ−ＲＡＭ） ２２…検出回路 ２３…バッファアンプ ２４…フリップフロップ（Ｆ／Ｆ） ２５…ナンド回路 ２６…インバータ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/16
G11C 7/00
G11C 11/401
G11C 29/00
G06K 19/07
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 対象機器本体に対して着脱自在に設けら
れたケーシングの内部に設けられたダイナミックＲＡＭ
と、 上記対象機器本体から上記ダイナミックＲＡＭへ出力さ
れるＲＡＳ信号を記憶してＣＡＳ信号でリセットされる
ラッチ回路を有し、このラッチ回路が上記ダイナミック
ＲＡＭへのＣＡＳ信号がない場合にそのラッチ内容を上
記対象機器本体にアクセス状態の異常として出力する検
出手段とを備えたことを特徴とする外部固体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00356095A JP3518012B2 (ja) | 1995-01-12 | 1995-01-12 | 外部固体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00356095A JP3518012B2 (ja) | 1995-01-12 | 1995-01-12 | 外部固体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08194647A JPH08194647A (ja) | 1996-07-30 |
| JP3518012B2 true JP3518012B2 (ja) | 2004-04-12 |
Family
ID=11560816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00356095A Expired - Fee Related JP3518012B2 (ja) | 1995-01-12 | 1995-01-12 | 外部固体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3518012B2 (ja) |
-
1995
- 1995-01-12 JP JP00356095A patent/JP3518012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08194647A (ja) | 1996-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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