JPH04124746A - メモリ容量識別方式 - Google Patents
メモリ容量識別方式Info
- Publication number
- JPH04124746A JPH04124746A JP24528990A JP24528990A JPH04124746A JP H04124746 A JPH04124746 A JP H04124746A JP 24528990 A JP24528990 A JP 24528990A JP 24528990 A JP24528990 A JP 24528990A JP H04124746 A JPH04124746 A JP H04124746A
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- JP
- Japan
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- memory
- cpu
- cards
- memory capacity
- card
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔′＃ｔ 畳〕
制御１１（ｃ？Ｕ）Ｋ設けた基本メモリの外に、複数０
拡張用メモリカードを増設する装置に関し、複数の拡張
用メモリカードの実装時自動的にメモリ容量を識別する
メモリ容量識別方式を提供することを目的とし、 前記拡張用メ毫すカード内にメモリ容量識別フラグ発生
手段を設けるとと４Ｋ。
拡張用メモリカードを増設する装置に関し、複数の拡張
用メモリカードの実装時自動的にメモリ容量を識別する
メモリ容量識別方式を提供することを目的とし、 前記拡張用メ毫すカード内にメモリ容量識別フラグ発生
手段を設けるとと４Ｋ。
装置伺ＯＸロットにカード実装時ＣＰＵが前記フラグを
１！埴る手段を設けた構成とする。
１！埴る手段を設けた構成とする。
本発明は制御部に設けた基本メモリの外に、複数の拡張
用メモリカードを増設する場合のメモリ容量識別方式に
関するものである。
用メモリカードを増設する場合のメモリ容量識別方式に
関するものである。
従来、パーソナルコンビーータ勢の情報処理装置は、通
常入出力の拡張に対処できるように、複数個のスロット
を有し、拡張用メモリカードを殻着する方式がとられて
いる。
常入出力の拡張に対処できるように、複数個のスロット
を有し、拡張用メモリカードを殻着する方式がとられて
いる。
第５図はこの種の方式の概略説明図である。
同図の装置１において、Ｃ？σ１０の制御下に、読み出
し専用メモリ！ＯＭｔｌと！！み書き可能メモリ１１Ａ
Ｍ ｔ２を基本メモリとして設けるとと４に、スロッ）
１Ｍ１〜１１ｍが付設され、これに入出力Ｏ拡張毎に拡
張用メモリカード１４が奥義される。
し専用メモリ！ＯＭｔｌと！！み書き可能メモリ１１Ａ
Ｍ ｔ２を基本メモリとして設けるとと４に、スロッ）
１Ｍ１〜１１ｍが付設され、これに入出力Ｏ拡張毎に拡
張用メモリカード１４が奥義される。
これら拡張用メモリカード１４が実装された場合、これ
らのメモリ容量ｃｉ＊１ｌｔｉ、電源投入時の初期ＥＡ
＆チエツク等において前記スロットに対し、リード／ラ
イトを行ない、その実装、未実ａｔ検出していた。
らのメモリ容量ｃｉ＊１ｌｔｉ、電源投入時の初期ＥＡ
＆チエツク等において前記スロットに対し、リード／ラ
イトを行ない、その実装、未実ａｔ検出していた。
通常、メモリ回路ではパリティチエツク等のエラー検出
を行なっているが、メモνのリード／ライトする方式で
は前記スロットの未実装領域をリード／ライトし、デー
タが不一致になることによって検出しているため、パリ
ティ回路の構成によりて未実装領域をアクセスしてもパ
リティ検出回路が動作するもの４あシ、この場合、電源
投入時の初期ＥＡＳチエツク時に必ず１回パリティエラ
ーが発生してしまうという現象が起る。こＯ現象が必ず
起ることが上位側に伝っていない場合、障害と見なされ
る。
を行なっているが、メモνのリード／ライトする方式で
は前記スロットの未実装領域をリード／ライトし、デー
タが不一致になることによって検出しているため、パリ
ティ回路の構成によりて未実装領域をアクセスしてもパ
リティ検出回路が動作するもの４あシ、この場合、電源
投入時の初期ＥＡＳチエツク時に必ず１回パリティエラ
ーが発生してしまうという現象が起る。こＯ現象が必ず
起ることが上位側に伝っていない場合、障害と見なされ
る。
本発明者は、未実装領域を含むスロットをり一ド／クイ
トした夛バνティチエッグする方式を用いることなくカ
ードの実鱗状ｗＡｔ−知る方法として、増設メモリに各
量繊別信号発生手段ｔ−設け、実装した時自動的にｃｐ
ｖＩＣ通知することを考えた。
トした夛バνティチエッグする方式を用いることなくカ
ードの実鱗状ｗＡｔ−知る方法として、増設メモリに各
量繊別信号発生手段ｔ−設け、実装した時自動的にｃｐ
ｖＩＣ通知することを考えた。
本発明の目的は、複数の拡張用メモリカードの実装時自
動的にメモリ容量を識別するメモリ容量識別方式を提供
することＫある。
動的にメモリ容量を識別するメモリ容量識別方式を提供
することＫある。
前記目的を達成するため、第１図の原ｊｌ説明図に示す
ように、制御＊（ＣＰＵ）１Ωに設けた基本メモリ１１
．１２１２Ｄ外に、複数の拡張用メモリカード１４を増
設する！［ＩＣおいて、 前記拡張用メモリカード１４内にメモリ答量繊別フラグ
発生手段２０を設けるとともに、１１１１Ｑｃ２） ス
ｏ ｙ ） １ｓ、 〜ｔ５ｓ Ｋ カー ）”実装置
ｌＣＰＵが前記フラグをＲ坂る手段２１１設けた構成と
する。
ように、制御＊（ＣＰＵ）１Ωに設けた基本メモリ１１
．１２１２Ｄ外に、複数の拡張用メモリカード１４を増
設する！［ＩＣおいて、 前記拡張用メモリカード１４内にメモリ答量繊別フラグ
発生手段２０を設けるとともに、１１１１Ｑｃ２） ス
ｏ ｙ ） １ｓ、 〜ｔ５ｓ Ｋ カー ）”実装置
ｌＣＰＵが前記フラグをＲ坂る手段２１１設けた構成と
する。
岐記メモリカードをスロットに実義時、カードに収納さ
れている７２グビツトがＣＰＵに送出され、ＣＰＵには
複数のスロットから送られてきた７２グビットｔ−読ｉ
ｎ、そのビット状態よ多メモリカードの装着状態、容量
を判断し、エラーの場合７２−五を発生する。
れている７２グビツトがＣＰＵに送出され、ＣＰＵには
複数のスロットから送られてきた７２グビットｔ−読ｉ
ｎ、そのビット状態よ多メモリカードの装着状態、容量
を判断し、エラーの場合７２−五を発生する。
第２図は実施例の構成説明図である。同図において、番
号は第１図Ｏ原理説明図に対応して示される。メモリカ
ード１４がスロット１５１〜１５３ Ｖｃ＊に実装され
た時、スはット装着によ）バイアス電圧が供給されて抵
抗２２を通してラッチ回路２５の端子電圧ｈＯ，６１、
６２をプルアップし、未装着の場合はｍ、ｉｔ電位に落
される。このラッチ回路２ｓに保持されたビット内容例
が同図（＆）に示される。すなわち、全部未装着＠００
０”の場合は基本メモリ（５１２ｆＪ）のみ、ｈＯが１
ｏ場合はメモリカード（１２８ＸＸ）が増設された場合
であり、°００１”、 ＠０１１’＠１１１”は正常に
１枚から５枚に増設され、容量が６４０ｒＪ、 ７１ｆ
Ｊ、 ８９６ＫＩＩと１−ｖたことを示す。
号は第１図Ｏ原理説明図に対応して示される。メモリカ
ード１４がスロット１５１〜１５３ Ｖｃ＊に実装され
た時、スはット装着によ）バイアス電圧が供給されて抵
抗２２を通してラッチ回路２５の端子電圧ｈＯ，６１、
６２をプルアップし、未装着の場合はｍ、ｉｔ電位に落
される。このラッチ回路２ｓに保持されたビット内容例
が同図（＆）に示される。すなわち、全部未装着＠００
０”の場合は基本メモリ（５１２ｆＪ）のみ、ｈＯが１
ｏ場合はメモリカード（１２８ＸＸ）が増設された場合
であり、°００１”、 ＠０１１’＠１１１”は正常に
１枚から５枚に増設され、容量が６４０ｒＪ、 ７１ｆ
Ｊ、 ８９６ＫＩＩと１−ｖたことを示す。
しかし、ｉｏから＠１′が連続しないその他の場合はエ
ラーとして排除され、基本メモリ（５１２ｆＪ）のみが
有効であることを示す。この抵抗２２とラッチ回路２５
よ構成る回路２１がｇｉに示したメモリ答量綴別レジス
タ２１となる。この回路２１Ｃ）自答はトランシーバ１
５ｔ−介してｃｐｔｙｌａに通知され、デコーダ１６に
送られ、自動釣にＣＰＵ１ｏからの（１Ｖｖｙ ）信号
によｐインバータ１８と０Ｅ１７ｆ介してデコーダ１６
を出力させＲＡＭ １２に書込み％表示させるか、＊セ
レクト信号によ６８込み表示させる。このようにして、
メモリカードの実装状態と使用可能Ｏメモリ容量を把握
することができる。
ラーとして排除され、基本メモリ（５１２ｆＪ）のみが
有効であることを示す。この抵抗２２とラッチ回路２５
よ構成る回路２１がｇｉに示したメモリ答量綴別レジス
タ２１となる。この回路２１Ｃ）自答はトランシーバ１
５ｔ−介してｃｐｔｙｌａに通知され、デコーダ１６に
送られ、自動釣にＣＰＵ１ｏからの（１Ｖｖｙ ）信号
によｐインバータ１８と０Ｅ１７ｆ介してデコーダ１６
を出力させＲＡＭ １２に書込み％表示させるか、＊セ
レクト信号によ６８込み表示させる。このようにして、
メモリカードの実装状態と使用可能Ｏメモリ容量を把握
することができる。
〔発明Ｃ） ５ｅｌＪ米〕
以上のように、メモリカードの実装時、 ｃｐｖは各メ
モリカードの容量識別フラグを読取ることにより、使用
′ｑ総Ｏメモリ容量を確認することができる。これによ
ルメモリ実錬領域をアクセスする必！！がなくなるため
、ど０ようなパリティ回路を構成しても電ｔ１１．ｏｙ
時に１回発生するバリティエラーを発生することなくエ
ラーとｌ１４ｇされることが回避される。
モリカードの容量識別フラグを読取ることにより、使用
′ｑ総Ｏメモリ容量を確認することができる。これによ
ルメモリ実錬領域をアクセスする必！！がなくなるため
、ど０ようなパリティ回路を構成しても電ｔ１１．ｏｙ
時に１回発生するバリティエラーを発生することなくエ
ラーとｌ１４ｇされることが回避される。
Ｌ図ｍｏ簡単な鋭剪
第１図は本発明の原理税引り謳２図は実施例の構成説明
図、ｌ［５図は従来例０説勇図であ夛、図中％１は装置
、１０は制御部（ＣＰＵ）、１１はＥＯＭ、１２はＪＩ
ＡＭ、１１３〜１５９はスａｙ）、１４は拡張用メモリ
カード、１５はトランシーバ、１６＃ｉデコーダ、２１
線メモリ答量歇別フラグレジスタ、２２は抵抗、２５は
ラッチａ＊ｔ−示す。
図、ｌ［５図は従来例０説勇図であ夛、図中％１は装置
、１０は制御部（ＣＰＵ）、１１はＥＯＭ、１２はＪＩ
ＡＭ、１１３〜１５９はスａｙ）、１４は拡張用メモリ
カード、１５はトランシーバ、１６＃ｉデコーダ、２１
線メモリ答量歇別フラグレジスタ、２２は抵抗、２５は
ラッチａ＊ｔ−示す。
Claims (1)
- 【特許請求の範囲】 制御部（ＣＰＵ）に設けた基本メモリの外に、複数の拡
張用メモリカードを増設する装置において、前記拡張用
メモリカード内にメモリ容量識別フラグ発生手段を設け
るとともに、 装置備のスロットにカード実装時ＣＰＵが前記フラグを
読取る手段を設け、 カード実装時フラグビット対応に自動的にメモリ容量を
識別することを特徴とするメモリ容量識別方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24528990A JPH04124746A (ja) | 1990-09-15 | 1990-09-15 | メモリ容量識別方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24528990A JPH04124746A (ja) | 1990-09-15 | 1990-09-15 | メモリ容量識別方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124746A true JPH04124746A (ja) | 1992-04-24 |
Family
ID=17131453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24528990A Pending JPH04124746A (ja) | 1990-09-15 | 1990-09-15 | メモリ容量識別方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124746A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636642A (ja) * | 1986-06-26 | 1988-01-12 | Fuji Facom Corp | カ−ド実装状態検出装置 |
| JPS63146141A (ja) * | 1986-12-10 | 1988-06-18 | Nec Corp | メモリカ−ド |
| JPH0296853A (ja) * | 1988-10-03 | 1990-04-09 | Nec Ibaraki Ltd | 保有主記憶容量のチェック方式 |
-
1990
- 1990-09-15 JP JP24528990A patent/JPH04124746A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636642A (ja) * | 1986-06-26 | 1988-01-12 | Fuji Facom Corp | カ−ド実装状態検出装置 |
| JPS63146141A (ja) * | 1986-12-10 | 1988-06-18 | Nec Corp | メモリカ−ド |
| JPH0296853A (ja) * | 1988-10-03 | 1990-04-09 | Nec Ibaraki Ltd | 保有主記憶容量のチェック方式 |
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