JPH0296853A - 保有主記憶容量のチェック方式 - Google Patents
保有主記憶容量のチェック方式Info
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- JPH0296853A JPH0296853A JP63250086A JP25008688A JPH0296853A JP H0296853 A JPH0296853 A JP H0296853A JP 63250086 A JP63250086 A JP 63250086A JP 25008688 A JP25008688 A JP 25008688A JP H0296853 A JPH0296853 A JP H0296853A
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- JP
- Japan
- Prior art keywords
- memory
- memory boards
- signals
- control device
- slots
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000003745 diagnosis Methods 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増設可能な主記憶装置に関し、特に保有記憶容
量のチエツク方式に関する。
量のチエツク方式に関する。
記憶容量の増設手段としては、nMBの容量を持つメモ
リボードを、マザーボードである主記憶制御装置のカー
ド上に実装されているP個のスロットに順次挿入してい
き、nMB単位の増設により、最大nXPMBの主記憶
容量を持たせる方式従来、この種の記憶容量増設後にお
ける保有記憶容量のチエツク方式は、第2図に示すよう
に、主記憶制御装置20のカード上に、メモリボード2
1を増設する時には、コントロール・パネル10上に実
装されているスイッチ11をメモリボード実装枚数に対
応させて再設定する。
リボードを、マザーボードである主記憶制御装置のカー
ド上に実装されているP個のスロットに順次挿入してい
き、nMB単位の増設により、最大nXPMBの主記憶
容量を持たせる方式従来、この種の記憶容量増設後にお
ける保有記憶容量のチエツク方式は、第2図に示すよう
に、主記憶制御装置20のカード上に、メモリボード2
1を増設する時には、コントロール・パネル10上に実
装されているスイッチ11をメモリボード実装枚数に対
応させて再設定する。
診断制御装置40は、システムとして主記憶容量がどれ
だけ確保されているのかを認識する為に、ROM42内
に格納されているファームウェア制御により、CPU4
1がライト・レジスタ45にコマンドを書込み、プロセ
ッサ間インタフェース50を介し、外部インタフェース
制御装置30に対して情報の要求をする。
だけ確保されているのかを認識する為に、ROM42内
に格納されているファームウェア制御により、CPU4
1がライト・レジスタ45にコマンドを書込み、プロセ
ッサ間インタフェース50を介し、外部インタフェース
制御装置30に対して情報の要求をする。
外部インタフェース制御装置30内のROM32に格納
されているファームウェア制御によリ、CPU31は、
常時、リードレジスタ33を監視し、診断制御装置40
から情報提供の要求指示を受けると、コントロール・パ
ネル10上に実装されているスイッチ11の状態を示す
リード・レジスタ12の内容を読み出し、自装置内のラ
イト・レジスタ34にその情報をセットすると、外部イ
ンタフェース制御装置30は、プロセッサ間インタフェ
ース50を介し、診!!7r制御装置40に対して割込
みをかける。
されているファームウェア制御によリ、CPU31は、
常時、リードレジスタ33を監視し、診断制御装置40
から情報提供の要求指示を受けると、コントロール・パ
ネル10上に実装されているスイッチ11の状態を示す
リード・レジスタ12の内容を読み出し、自装置内のラ
イト・レジスタ34にその情報をセットすると、外部イ
ンタフェース制御装置30は、プロセッサ間インタフェ
ース50を介し、診!!7r制御装置40に対して割込
みをかける。
割込みを受けた診断制御装置40は、プロセッサ間イン
タフェース50を介してスイッチ11の状態情報をリー
ド・レジスタ44に読み出し、RA M 43に構成す
る主記憶テーブルの情報として認識し、主記憶制御装置
20に対するリード/ライト試験を開始する。
タフェース50を介してスイッチ11の状態情報をリー
ド・レジスタ44に読み出し、RA M 43に構成す
る主記憶テーブルの情報として認識し、主記憶制御装置
20に対するリード/ライト試験を開始する。
上述した従来の自装置が保有する主記憶容量のチエツク
方式は、増設する毎に、対応するスイッチの設定を行わ
なければならず、現地調整時の煩わしさを有する欠点が
あった。
方式は、増設する毎に、対応するスイッチの設定を行わ
なければならず、現地調整時の煩わしさを有する欠点が
あった。
本発明の保有記憶容量のチエツク方式の構成は、主記憶
制御装置上に実装されるべきメモリボードに対応するプ
レゼンス信号と、前記プレゼンス信号をコード化するエ
ンコーダを有する。
制御装置上に実装されるべきメモリボードに対応するプ
レゼンス信号と、前記プレゼンス信号をコード化するエ
ンコーダを有する。
次に、本発明について図面を参照して説明する。
第1図は、本発明の一実施例のブロック図である。主記
憶制御装置1は、nMBの記憶容量を持つメモリボード
11と、これらのメモリボード11を挿入実装するため
のスロット12と、スロット12から各1本ずつ引き出
されたプレゼンス信号13と、これらのプレゼンス信号
13の各信号の情報をコード化するエンコーダ15と、
リードライト制御を行うアドレス・データ制御部17か
ら構成される。
憶制御装置1は、nMBの記憶容量を持つメモリボード
11と、これらのメモリボード11を挿入実装するため
のスロット12と、スロット12から各1本ずつ引き出
されたプレゼンス信号13と、これらのプレゼンス信号
13の各信号の情報をコード化するエンコーダ15と、
リードライト制御を行うアドレス・データ制御部17か
ら構成される。
従来、コントロール・パネル上に実装し、メモリボード
11の実装枚数を設定していたスイッチを除去し、その
代わりに、主記憶制御装置1上に、メモリボード11対
応に1本のプレゼンス信号13を設ける。また、メモリ
ボード11の空きコネクタピンのひとつを内部でグラン
ドレベルに設定しておき、メモリボード11を挿入する
ためのスロット12は、空きコネクタビンに対応するビ
ンからプレゼンス信号13が引き出され、プルアップ抵
抗14により、l Hlレベルに保持されている。
11の実装枚数を設定していたスイッチを除去し、その
代わりに、主記憶制御装置1上に、メモリボード11対
応に1本のプレゼンス信号13を設ける。また、メモリ
ボード11の空きコネクタピンのひとつを内部でグラン
ドレベルに設定しておき、メモリボード11を挿入する
ためのスロット12は、空きコネクタビンに対応するビ
ンからプレゼンス信号13が引き出され、プルアップ抵
抗14により、l Hlレベルに保持されている。
プレゼンス信号13は、メモリボード11がスロット1
2に実装さている場合には、゛Lルベルになり、また、
実装されていない場合には、’H”レベルになり、メモ
リボード11の実装の有無を表示する機能を持たせ、メ
モリボード11の実装可能最大数に対応するスロット1
2の各々から引き出されたプレゼンス信号13をエンコ
ーダ15に入力してコード化する。
2に実装さている場合には、゛Lルベルになり、また、
実装されていない場合には、’H”レベルになり、メモ
リボード11の実装の有無を表示する機能を持たせ、メ
モリボード11の実装可能最大数に対応するスロット1
2の各々から引き出されたプレゼンス信号13をエンコ
ーダ15に入力してコード化する。
診断制御装置2は、通常、システム・バス3を経由して
主記憶制御装置1のアクセス及び他プロセツサとの通信
を行い、また、メモリボード11の実装枚数確認は、電
源立ち上げ終了後−度だけ行う。従って、コード化され
た情報の読み出しは、診断制御装置2からアドレス・デ
ータ制御部17をアクセスし、ドライバ16を一時的に
イネーブル状態にすることにより読み出し、システム・
バス3のコマンド信号ラインを共用して診断制御装置2
に取り込む方式にする。
主記憶制御装置1のアクセス及び他プロセツサとの通信
を行い、また、メモリボード11の実装枚数確認は、電
源立ち上げ終了後−度だけ行う。従って、コード化され
た情報の読み出しは、診断制御装置2からアドレス・デ
ータ制御部17をアクセスし、ドライバ16を一時的に
イネーブル状態にすることにより読み出し、システム・
バス3のコマンド信号ラインを共用して診断制御装置2
に取り込む方式にする。
以上説明したように本発明は、メモリボード実装枚数の
確認のなめに、単にバッファ的役割でしかない外部イン
タフェース制御装置を介さず、主記憶制御装置から直接
読み取る方式にすることにより、プロセッサ間のファー
ムウェア制御処理の省略と、主記憶増設後のスイッチ設
定操作の削除により、現地調整作業における設定ミスを
無くしてトラブルを解消する事ができる効果がある。
確認のなめに、単にバッファ的役割でしかない外部イン
タフェース制御装置を介さず、主記憶制御装置から直接
読み取る方式にすることにより、プロセッサ間のファー
ムウェア制御処理の省略と、主記憶増設後のスイッチ設
定操作の削除により、現地調整作業における設定ミスを
無くしてトラブルを解消する事ができる効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
従来の保有主記憶容量をチエツクするための手段を示す
ブロック図である。 1・・・主記憶制御装置、2・・・診断制御装置、3・
・・システム・バス、11・・・メモリボード、12・
・・スロット(51M挿入用ソケット)、13・・・プ
レゼンス信号線、14・・・プルアップ抵抗、15・・
・エンコーダ、16・・・ドライバ、17・・・アドレ
ス・データ制御部。
従来の保有主記憶容量をチエツクするための手段を示す
ブロック図である。 1・・・主記憶制御装置、2・・・診断制御装置、3・
・・システム・バス、11・・・メモリボード、12・
・・スロット(51M挿入用ソケット)、13・・・プ
レゼンス信号線、14・・・プルアップ抵抗、15・・
・エンコーダ、16・・・ドライバ、17・・・アドレ
ス・データ制御部。
Claims (1)
- 増設可能な主記憶装置の実装記憶容量を確認する手段に
関し、増設単位毎のメモリボードに対応し、そのメモリ
ボードの有無を示す手段と、この手段による情報をコー
ド化するエンコーダを有し、このエンコーダのエンコー
ド信号を解読することにより前記実装記憶容量を識別す
ることを特徴とする保有主記憶容量のチェック方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63250086A JPH0296853A (ja) | 1988-10-03 | 1988-10-03 | 保有主記憶容量のチェック方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63250086A JPH0296853A (ja) | 1988-10-03 | 1988-10-03 | 保有主記憶容量のチェック方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0296853A true JPH0296853A (ja) | 1990-04-09 |
Family
ID=17202599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63250086A Pending JPH0296853A (ja) | 1988-10-03 | 1988-10-03 | 保有主記憶容量のチェック方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0296853A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04124746A (ja) * | 1990-09-15 | 1992-04-24 | Fujitsu Ltd | メモリ容量識別方式 |
JP2009116460A (ja) * | 2007-11-02 | 2009-05-28 | Kyocera Mita Corp | 情報処理装置,電子機器 |
-
1988
- 1988-10-03 JP JP63250086A patent/JPH0296853A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04124746A (ja) * | 1990-09-15 | 1992-04-24 | Fujitsu Ltd | メモリ容量識別方式 |
JP2009116460A (ja) * | 2007-11-02 | 2009-05-28 | Kyocera Mita Corp | 情報処理装置,電子機器 |
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