JPS6219912A - シ−ケンス演算制御装置 - Google Patents
シ−ケンス演算制御装置Info
- Publication number
- JPS6219912A JPS6219912A JP60158059A JP15805985A JPS6219912A JP S6219912 A JPS6219912 A JP S6219912A JP 60158059 A JP60158059 A JP 60158059A JP 15805985 A JP15805985 A JP 15805985A JP S6219912 A JPS6219912 A JP S6219912A
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- JP
- Japan
- Prior art keywords
- board
- address
- register
- comparator
- memory
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/21—Pc I-O input output
- G05B2219/21047—Select module if address of module equals required address, compare addresses
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/21—Pc I-O input output
- G05B2219/21071—Configuration, each module has a settable address, code wheel, encoder
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は入出力部（以下、工１０という）およびメモリ
の基板（以下、ボードという）ごとに割り当てられるボ
ードアドレスの設定およびその確認を行なうシーケンス
演算制御装置に関する。
の基板（以下、ボードという）ごとに割り当てられるボ
ードアドレスの設定およびその確認を行なうシーケンス
演算制御装置に関する。
［発明の技術的背景とその問題点コ
第４図に従来のシーケンス演算制御装置の一例を示す。
シーケンス演算制御装置はマイクロプロセッサ（以下、
ＣＰＵという）部１ 、 Ｉｌｏおよびメモリのステー
タスボード２．アドレス設定部３から成る。
ＣＰＵという）部１ 、 Ｉｌｏおよびメモリのステー
タスボード２．アドレス設定部３から成る。
ここで、ステータスボード２はＣＰＵ部１ヘアドレス設
定部３により設定されるボードアドレスを出力する。０
２０部１はステータスボード２よりのボードアドレスを
ロードし、そのボードアドレスと０２０部１の内部レジ
スタに格納法のボードアドレスとを比較し、ボードアド
レスが不一致の場合はシーケンス演算制御装置内のｃｐ
ｕ 、・・・・・メモリ、メモリ。
定部３により設定されるボードアドレスを出力する。０
２０部１はステータスボード２よりのボードアドレスを
ロードし、そのボードアドレスと０２０部１の内部レジ
スタに格納法のボードアドレスとを比較し、ボードアド
レスが不一致の場合はシーケンス演算制御装置内のｃｐ
ｕ 、・・・・・メモリ、メモリ。
・・・・・というようなボード収納部分へのボード実装
の際起きるボードの差し間違いと見なしで、シーケンス
演算制御装置上にエラー表示を行ない、シーケンス演算
制御装置の停止にいたるボード実装エラー処理を実施す
る。ボードアドレスが一致した場合は１ボ一ド分のボー
ドアドレス設定およびその確認が終了したと見なし、そ
の後全実装ボードのボードアドレスに関する処理が終了
したか否かチェックし、処理が終了していなければ次の
ボードのボードアドレス処理ルーチンへ進む。そして。
の際起きるボードの差し間違いと見なしで、シーケンス
演算制御装置上にエラー表示を行ない、シーケンス演算
制御装置の停止にいたるボード実装エラー処理を実施す
る。ボードアドレスが一致した場合は１ボ一ド分のボー
ドアドレス設定およびその確認が終了したと見なし、そ
の後全実装ボードのボードアドレスに関する処理が終了
したか否かチェックし、処理が終了していなければ次の
ボードのボードアドレス処理ルーチンへ進む。そして。
全実装ボードのボードアドレスに関する処理がすべて終
了した場合は、シーケンス演算処理を実行する。これに
より、シーケンス制御装置にボードを間違いなく実装す
ることができる。
了した場合は、シーケンス演算処理を実行する。これに
より、シーケンス制御装置にボードを間違いなく実装す
ることができる。
しかしながら、上記従来例では、ボードアドレス設定お
よびその確認に関してＣＰＵがボード側よりボードアド
レスを単にロードし、その比較処理だけを行なうため、
ボードアドレスの設定およびその確認におけるより高い
信頼性が得られなかった。
よびその確認に関してＣＰＵがボード側よりボードアド
レスを単にロードし、その比較処理だけを行なうため、
ボードアドレスの設定およびその確認におけるより高い
信頼性が得られなかった。
また、例えばＩ１０ボードは外部と入出力データのやり
とりを行なう関係上、外部とＩ１０間の接続量の増大に
伴ない同種ボードがシーケンス（ｆＩ算制御装置内に複
数枚実装される場合が多く、ボード実装位置の割り付け
、ボードの種類等各種ボード情報を含みＣＰＵが確認し
やすい符号化（以後、これをステータスと呼ぶ）された
ボードアドレスが必要となっている。
とりを行なう関係上、外部とＩ１０間の接続量の増大に
伴ない同種ボードがシーケンス（ｆＩ算制御装置内に複
数枚実装される場合が多く、ボード実装位置の割り付け
、ボードの種類等各種ボード情報を含みＣＰＵが確認し
やすい符号化（以後、これをステータスと呼ぶ）された
ボードアドレスが必要となっている。
然るに、従来例の場合は前述のようにアドレス設定部３
にボードの実装位置、ボードの種類を含んだ単一ボード
情報がボードアドレスとして設定されておるのみで、同
種ボードであってもそのボードアドレスがそれぞれ別々
に固定化されてしまい、同種ボード間の互換性も含めた
ボードアドレスの設定に柔軟性を持たすことができない
という欠点があった。
にボードの実装位置、ボードの種類を含んだ単一ボード
情報がボードアドレスとして設定されておるのみで、同
種ボードであってもそのボードアドレスがそれぞれ別々
に固定化されてしまい、同種ボード間の互換性も含めた
ボードアドレスの設定に柔軟性を持たすことができない
という欠点があった。
［発明の目的コ
本発明は、より信頼性の高い柔軟性のあるシーケンス演
算制御装置を提供することを目的とする。
算制御装置を提供することを目的とする。
［発明の概要］
本発明はシーケンス演算制御装置のボードアドレスの設
定およびその確認において、ＣＰＵ側とＩｌｏおよびメ
モリ側双方のボードアドレスを比較することを特徴とす
る比較器を設け、そのボードアドレスを各種ボード情報
を含めてステータス化したことを特徴とするものである
。
定およびその確認において、ＣＰＵ側とＩｌｏおよびメ
モリ側双方のボードアドレスを比較することを特徴とす
る比較器を設け、そのボードアドレスを各種ボード情報
を含めてステータス化したことを特徴とするものである
。
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明によるシーケンス演算制御装置の要部構
成図を示したもので、図中、第１図と同一符号は同一ま
たは相当部分を示す。本実施例のシーケンス演算制御装
置は、Ｗｉ別倍信号出力部７りのボードアドレスカード
ナンバー設定用ディジタルＳＷ６と、イニシャルデータ
（以下、丁りという）から成るボードアドレスカードナ
ンバーとアドレス設定値をデータライン（ＩＤ、アドレ
ス）Ｂ２を介して比較器４内のレジスタ８に設定する０
２０部１とを備え、前記ディジタルＳＷ６と前記レジス
タ８内のカードナンバーとを比較し、一致後更にレジス
タ８内のアドレス設定値と０２０部１からのアドレスと
を比較器４により比較し、レジスタ８内のアドレス設定
値とＣＰＵ部からのアドレスが一致した場合、更に、比
較器４より２の指令画により識別信号出力部７のボード
の種類５．マザーボードのスロットナンバー〇、カード
ナンバーで構成されるボードアドレスを、Ｉｌｏおよび
メモリのステータスボード２よりデータラインＢ１を介
して０２０部１が読み出し、 ＣＰＵ部１の内部レジス
タのボードアドレスと比較することによりボードのアド
レス設定を行ない、そして、その確認を行なう構成にな
っている。
成図を示したもので、図中、第１図と同一符号は同一ま
たは相当部分を示す。本実施例のシーケンス演算制御装
置は、Ｗｉ別倍信号出力部７りのボードアドレスカード
ナンバー設定用ディジタルＳＷ６と、イニシャルデータ
（以下、丁りという）から成るボードアドレスカードナ
ンバーとアドレス設定値をデータライン（ＩＤ、アドレ
ス）Ｂ２を介して比較器４内のレジスタ８に設定する０
２０部１とを備え、前記ディジタルＳＷ６と前記レジス
タ８内のカードナンバーとを比較し、一致後更にレジス
タ８内のアドレス設定値と０２０部１からのアドレスと
を比較器４により比較し、レジスタ８内のアドレス設定
値とＣＰＵ部からのアドレスが一致した場合、更に、比
較器４より２の指令画により識別信号出力部７のボード
の種類５．マザーボードのスロットナンバー〇、カード
ナンバーで構成されるボードアドレスを、Ｉｌｏおよび
メモリのステータスボード２よりデータラインＢ１を介
して０２０部１が読み出し、 ＣＰＵ部１の内部レジス
タのボードアドレスと比較することによりボードのアド
レス設定を行ない、そして、その確認を行なう構成にな
っている。
第２図は第１図の動作説明を行なうためのフローチャー
トを示し、第１ステツプでは、ユーザより指定のボード
構成を格納しているＣＰＵ内のレジスタよりＩＤをＣＰ
Ｕ部１がロードする（処理１００）、第２ステツプでは
ＣＰＵ部１によりロードされたＩＤからなり。
トを示し、第１ステツプでは、ユーザより指定のボード
構成を格納しているＣＰＵ内のレジスタよりＩＤをＣＰ
Ｕ部１がロードする（処理１００）、第２ステツプでは
ＣＰＵ部１によりロードされたＩＤからなり。
比較器４内レジスタ８に設定されたカードナンバーとボ
ードのディジタルＳＷ６の設定によるカードナンバーを
比較器４により比較する（処理１１０，１１１）。
ードのディジタルＳＷ６の設定によるカードナンバーを
比較器４により比較する（処理１１０，１１１）。
そして一致していれば、更に１０から成る前記レジスタ
８に設定されたアドレス設定値とＣＰＵからのアドレス
を比較しく処理１２０，１．２１）、一致すれば識別信
号出力部７のボードアドレスのロードに処理ルーチンを
移す。一方、それぞれ比較が一致していなければボード
実装エラーとなり、シーケンス演算制御装置上にエラー
表示してシーケンス演算制御装置の停止にいたるボード
実装エラールーチン（処理１３０）に処理を移す。前記
ＣＰＵ部１にロードされ、たＩＤと識別信号出力部７の
ボードアドレスＳＴ構成を第３図に示す。
８に設定されたアドレス設定値とＣＰＵからのアドレス
を比較しく処理１２０，１．２１）、一致すれば識別信
号出力部７のボードアドレスのロードに処理ルーチンを
移す。一方、それぞれ比較が一致していなければボード
実装エラーとなり、シーケンス演算制御装置上にエラー
表示してシーケンス演算制御装置の停止にいたるボード
実装エラールーチン（処理１３０）に処理を移す。前記
ＣＰＵ部１にロードされ、たＩＤと識別信号出力部７の
ボードアドレスＳＴ構成を第３図に示す。
第３図（ａ）に示すように、ＩＤはユーザにより指定さ
れたボード構成例に従って順次ＣＰＵ、・・・・・、メ
モリ、メモリ、・・・・・というようにボード実装順に
前もってデータ化してＣＰＵ内レジスタに格納しである
。識別信号出力部７のボードアドレスＳＴは、同図（ｂ
） 、 （ｃ）に示すように、各ボードごとに一例とし
てＤｏ”Ｄ７ボードの種類、Ｄａ 〜Ｄ＋＋マザーボー
ドのスロットナンバー、Ｄ１２〜Ｄｏｓカードナンバー
というようにビットグループごとのボード情報として１
６ビツト構成で割り付けられ、ステータス化されている
（ＩＤにも同様のステータス化されたボード情報が割り
付けられている）。
れたボード構成例に従って順次ＣＰＵ、・・・・・、メ
モリ、メモリ、・・・・・というようにボード実装順に
前もってデータ化してＣＰＵ内レジスタに格納しである
。識別信号出力部７のボードアドレスＳＴは、同図（ｂ
） 、 （ｃ）に示すように、各ボードごとに一例とし
てＤｏ”Ｄ７ボードの種類、Ｄａ 〜Ｄ＋＋マザーボー
ドのスロットナンバー、Ｄ１２〜Ｄｏｓカードナンバー
というようにビットグループごとのボード情報として１
６ビツト構成で割り付けられ、ステータス化されている
（ＩＤにも同様のステータス化されたボード情報が割り
付けられている）。
第２図において、第３ステツプでは第２ステツプでの比
較器４による比較でＩＤとディジタルＳＷ６の設定値、
そしてＩＤから成るアドレス設定値とＣＰＵからのアド
レスが一致した時、比較器４からの指令ＣＨＤによりス
テータスボード２よりボードアドレスＳＴをＣＰＵ部１
がロードする（処理１４０）。そして、 ＣＰＵ部１に
よりステータスボート２にロードされたボードアドレス
ＳＴと既にＣＰＵ部１がロード済のボードアドレスとを
カードナンバー、スロットナンバー、ボードの種類の順
にＣＰＵ部１が比較しく処理１５０，１５１゜１５２）
、一致した場合は更に順次比較してチェックルーチンに
処理を進める。一致しない場合は、第２ステツプと同様
ボード実装エラーとなり、ボード実装エラールーチン（
処理１３０）に処理を移す。
較器４による比較でＩＤとディジタルＳＷ６の設定値、
そしてＩＤから成るアドレス設定値とＣＰＵからのアド
レスが一致した時、比較器４からの指令ＣＨＤによりス
テータスボード２よりボードアドレスＳＴをＣＰＵ部１
がロードする（処理１４０）。そして、 ＣＰＵ部１に
よりステータスボート２にロードされたボードアドレス
ＳＴと既にＣＰＵ部１がロード済のボードアドレスとを
カードナンバー、スロットナンバー、ボードの種類の順
にＣＰＵ部１が比較しく処理１５０，１５１゜１５２）
、一致した場合は更に順次比較してチェックルーチンに
処理を進める。一致しない場合は、第２ステツプと同様
ボード実装エラーとなり、ボード実装エラールーチン（
処理１３０）に処理を移す。
第４ステツプでは、前記第１〜第３ステツプによる１ボ
一ド分のボードアドレス設定およびその確認が終了した
のち、０２８部１内レジスタに格納されているボート実
装順序により全実装ボードのボードアドレスに関する処
理が終了しているかチェックし、処理が終了していなけ
れば第１ステツプよりの処理ルーチンを順次繰り返す（
処理１６０）。
一ド分のボードアドレス設定およびその確認が終了した
のち、０２８部１内レジスタに格納されているボート実
装順序により全実装ボードのボードアドレスに関する処
理が終了しているかチェックし、処理が終了していなけ
れば第１ステツプよりの処理ルーチンを順次繰り返す（
処理１６０）。
第５ステツプでは前記全実装ボードのボードアドレスに
関する処理が全て終了してユーザにより指定された本シ
ーケンス演算制御装置のボード構成がＣＰＵ部１に確認
され、シーケンス演算に伴なうＩｌｏおよびメモリへの
データ書き込み、読み出しを実行する（処理１７０）。
関する処理が全て終了してユーザにより指定された本シ
ーケンス演算制御装置のボード構成がＣＰＵ部１に確認
され、シーケンス演算に伴なうＩｌｏおよびメモリへの
データ書き込み、読み出しを実行する（処理１７０）。
［発明の効果］
−以上説明したように本発明によれば、シーケンス演算
制御装置のボードアドレスの設定およびその確認をＣＰ
Ｕ側とＩｌｏおよびメモリ側双方によるハードウェア手
段とソフトウェア手段でダブルチェックすることを可能
とした比較器を有し、更に識別出力信号部からステータ
スボードを通してステータス化されたボードの実装位置
を指定する可変可能なカードナンバーをボード情報とし
て含むボードアドレスを保持するので、ボードアドレス
の設定およびその確認における信頼性を高め、柔軟性を
もつボードアドレス設定が得られる。また、従来のシー
ケンス演算制御装置が固定化されたボードアドレス、そ
して、ボードアドレスの設定およびその確認における信
頼性に問題が残ることに対して、本発明ではステータス
化されボード情報可変可能なボードアドレス、信頼性の
高いボードアドレスの設定およびその確認を行なう比較
器の実現により、ボード収納部のどこへでもＩｌｏおよ
びメモリボードを実装可能なシーケンス演算制御装置が
得られる。
制御装置のボードアドレスの設定およびその確認をＣＰ
Ｕ側とＩｌｏおよびメモリ側双方によるハードウェア手
段とソフトウェア手段でダブルチェックすることを可能
とした比較器を有し、更に識別出力信号部からステータ
スボードを通してステータス化されたボードの実装位置
を指定する可変可能なカードナンバーをボード情報とし
て含むボードアドレスを保持するので、ボードアドレス
の設定およびその確認における信頼性を高め、柔軟性を
もつボードアドレス設定が得られる。また、従来のシー
ケンス演算制御装置が固定化されたボードアドレス、そ
して、ボードアドレスの設定およびその確認における信
頼性に問題が残ることに対して、本発明ではステータス
化されボード情報可変可能なボードアドレス、信頼性の
高いボードアドレスの設定およびその確認を行なう比較
器の実現により、ボード収納部のどこへでもＩｌｏおよ
びメモリボードを実装可能なシーケンス演算制御装置が
得られる。
第１図は本発明の一実施例を示すシーケンス演算制御装
置の構成図、第２図は第１図の動作を説明するためのフ
ローチャート、第３図（ａ）〜（Ｑ）はイニシャルデー
タと識別信号出力部のボードアドレスの構成図、第４図
は従来のシーケンス演算制御装置の構成図である。 １・・・ＣＰＵ部、２・・・ステータスボード、３・・
・アドレス設定部、４・・・比較器、５・・・ボードの
種類。 ６・・・ディジタル５Ｉｌｌ、７・・・識別信号出力部
、８・・・ レジスタ。 （７３１７） 代理人 弁理士 則 近 憲 佑（
８１０５） 同 王侯 弘文 第１図 第２図 第３図
置の構成図、第２図は第１図の動作を説明するためのフ
ローチャート、第３図（ａ）〜（Ｑ）はイニシャルデー
タと識別信号出力部のボードアドレスの構成図、第４図
は従来のシーケンス演算制御装置の構成図である。 １・・・ＣＰＵ部、２・・・ステータスボード、３・・
・アドレス設定部、４・・・比較器、５・・・ボードの
種類。 ６・・・ディジタル５Ｉｌｌ、７・・・識別信号出力部
、８・・・ レジスタ。 （７３１７） 代理人 弁理士 則 近 憲 佑（
８１０５） 同 王侯 弘文 第１図 第２図 第３図
Claims (2)
- （１）プラントにデータを入出力する入出力部と、この
入出力部を介して取り込んだデータに基づきシーケンス
演算を行なうマイクロプロセッサと、前記入出力部とマ
イクロプロセッサ間で交換するデータを一時記憶するメ
モリとを備えたシーケンス演算制御装置において、前記
入出力部およびメモリの基板ごとに割り当てられるボー
ドアドレスを設定する識別信号出力部と、前記マイクロ
プロセッサからのボードアドレス設定値をイニシャルデ
ータとして保持するレジスタとを具備し、前記識別信号
出力部で設定されたボードアドレスの第１の設定値と前
記レジスタに保持されたボードアドレスの第１の設定値
を比較し、一致した場合は更に前記レジスタのボードア
ドレスの第２の設定値と前記レジスタに保持されたボー
ドアドレスの第２の設定値とを比較する比較器を有する
ことを特徴とするシーケンス演算制御装置。 - （２）特許請求の範囲第１項記載において、前記比較器
で前記識別信号出力部と前記レジスタのアドレス設定値
とが一致し、更に前記レジスタに設定されたアドレス設
定値とマイクロプロセッサからのアドレスが一致した場
合は、前記比較器の指令により前記識別信号出力部より
のボードアドレスを、前記入出力部およびメモリの各種
ボード情報を出力するステータスボードを介して、前記
マイクロプロセッサへ入力し、前記マイクロプロセッサ
内のレジスタに保持されたボードアドレスと比較して一
致した時、入出力部およびメモリへのデータの書き込み
、読み出しを許容することを特徴とするシーケンス演算
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158059A JPS6219912A (ja) | 1985-07-19 | 1985-07-19 | シ−ケンス演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158059A JPS6219912A (ja) | 1985-07-19 | 1985-07-19 | シ−ケンス演算制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219912A true JPS6219912A (ja) | 1987-01-28 |
Family
ID=15663395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158059A Pending JPS6219912A (ja) | 1985-07-19 | 1985-07-19 | シ−ケンス演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291358B1 (en) | 1999-10-15 | 2001-09-18 | Micron Technology, Inc. | Plasma deposition tool operating method |
-
1985
- 1985-07-19 JP JP60158059A patent/JPS6219912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291358B1 (en) | 1999-10-15 | 2001-09-18 | Micron Technology, Inc. | Plasma deposition tool operating method |
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