JPH11161558A - メモリ管理装置及び情報処理装置 - Google Patents
メモリ管理装置及び情報処理装置Info
- Publication number
- JPH11161558A JPH11161558A JP9329204A JP32920497A JPH11161558A JP H11161558 A JPH11161558 A JP H11161558A JP 9329204 A JP9329204 A JP 9329204A JP 32920497 A JP32920497 A JP 32920497A JP H11161558 A JPH11161558 A JP H11161558A
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- Japan
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- memory
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Abstract
(57)【要約】
【課題】例えば不良ブロックに対しアドレス単位でデー
タの書き込み及び読み出しが不能となる半導体メモリの
品質を補償し、より信頼性の高いシステムを実現し得る
メモリ管理装置を提供する。 【解決手段】不良ブロックに対してアドレス単位でデー
タの書き込み及び読み出し不能となるメモリ111 と、こ
のメモリ111 のアドレス情報を格納し、該メモリ111 に
対してアドレス変換を実行するアドレス変換テーブル11
2 とを具備し、メモリ111 のチップ内に含まれる不良ブ
ロック及びそのアドレスを検出する不良ブロック検出手
段14を用いた場合、この不良ブロック検出手段14により
検出された不良ブロックのアドレス情報をアドレス変換
テーブル112 に記憶させるようにし、メモリアクセス時
に、アドレス変換テーブル112 の内容に基づいて、メモ
リ111 の不良ブロック以外のブロックへのアクセスを行
なわせるようにしている。
タの書き込み及び読み出しが不能となる半導体メモリの
品質を補償し、より信頼性の高いシステムを実現し得る
メモリ管理装置を提供する。 【解決手段】不良ブロックに対してアドレス単位でデー
タの書き込み及び読み出し不能となるメモリ111 と、こ
のメモリ111 のアドレス情報を格納し、該メモリ111 に
対してアドレス変換を実行するアドレス変換テーブル11
2 とを具備し、メモリ111 のチップ内に含まれる不良ブ
ロック及びそのアドレスを検出する不良ブロック検出手
段14を用いた場合、この不良ブロック検出手段14により
検出された不良ブロックのアドレス情報をアドレス変換
テーブル112 に記憶させるようにし、メモリアクセス時
に、アドレス変換テーブル112 の内容に基づいて、メモ
リ111 の不良ブロック以外のブロックへのアクセスを行
なわせるようにしている。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば不良ブロ
ックに対してアドレス単位でデータの書き込み及び読み
出しが不能となる一括電気的消去型の半導体メモリを記
録媒体として用い、この半導体メモリの品質を管理する
ためのメモリ管理装置及び情報処理装置に関する。
ックに対してアドレス単位でデータの書き込み及び読み
出しが不能となる一括電気的消去型の半導体メモリを記
録媒体として用い、この半導体メモリの品質を管理する
ためのメモリ管理装置及び情報処理装置に関する。
【０００２】
【従来の技術】一般に、例えば一括電気的消去型の半導
体メモリを記録媒体として使用する装置には、信号の記
録または再生を行なう記録再生装置がある。この記録再
生装置は、該メモリを使用することによって、例えば複
数チャンネル同時マルチアクセスや高速ランダムアクセ
スが可能となる。
体メモリを記録媒体として使用する装置には、信号の記
録または再生を行なう記録再生装置がある。この記録再
生装置は、該メモリを使用することによって、例えば複
数チャンネル同時マルチアクセスや高速ランダムアクセ
スが可能となる。
【０００３】ところで、上記装置に使用される一括電気
的消去型の半導体メモリには、初期状態からＢＡＤ・Ｂ
ＬＯＣＫ（不良ブロック）が含まれた製品もあり、ま
た、経年劣化でＢＡＤ・ＢＬＯＣＫが発生するものもあ
る。このＢＡＤ・ＢＬＯＣＫに対しデータの書き込みを
行なうと、データを正常に記憶できないだけでなく、他
のブロックを破損させる可能性がある。
的消去型の半導体メモリには、初期状態からＢＡＤ・Ｂ
ＬＯＣＫ（不良ブロック）が含まれた製品もあり、ま
た、経年劣化でＢＡＤ・ＢＬＯＣＫが発生するものもあ
る。このＢＡＤ・ＢＬＯＣＫに対しデータの書き込みを
行なうと、データを正常に記憶できないだけでなく、他
のブロックを破損させる可能性がある。
【０００４】また、上記装置では、半導体メモリの複数
チップをパラレルに配列し、これらチップに対して同一
アドレスを割り当てて使用する場合に、１つのアドレス
内にＢＡＤ・ＢＬＯＣＫを含むチップが１つでも含まれ
ていると、他のチップが正常であってもそのアドレス自
体が使用できなくなり、さらに、ＢＡＤ・ＢＬＯＣＫが
アドレス毎にランダムに存在すると、メモリを有効に使
用できなくなる等の問題が生じている。
チップをパラレルに配列し、これらチップに対して同一
アドレスを割り当てて使用する場合に、１つのアドレス
内にＢＡＤ・ＢＬＯＣＫを含むチップが１つでも含まれ
ていると、他のチップが正常であってもそのアドレス自
体が使用できなくなり、さらに、ＢＡＤ・ＢＬＯＣＫが
アドレス毎にランダムに存在すると、メモリを有効に使
用できなくなる等の問題が生じている。
【０００５】
【発明が解決しようとする課題】以上のように、一括電
気的消去型の半導体メモリを使用した装置において、こ
の半導体メモリにＢＡＤ・ＢＬＯＣＫが含まれている場
合に、データの書き込みを行なうと、データが正常に記
憶できないだけでなく、他のブロックを破損させるとい
う問題を有している。さらに、初期状態からＢＡＤ・Ｂ
ＬＯＣＫが含まれた半導体メモリを複数チップパラレル
に使用した場合、１つのアドレス内にＢＡＤ・ＢＬＯＣ
Ｋを含むチップが１つでも含まれていると、他のチップ
が正常であってもそのアドレス自体が使用できなくな
り、さらに、ＢＡＤ・ＢＬＯＣＫがアドレス毎にランダ
ムに存在すると、半導体メモリを有効に使用できなくな
る等の不都合を有している。
気的消去型の半導体メモリを使用した装置において、こ
の半導体メモリにＢＡＤ・ＢＬＯＣＫが含まれている場
合に、データの書き込みを行なうと、データが正常に記
憶できないだけでなく、他のブロックを破損させるとい
う問題を有している。さらに、初期状態からＢＡＤ・Ｂ
ＬＯＣＫが含まれた半導体メモリを複数チップパラレル
に使用した場合、１つのアドレス内にＢＡＤ・ＢＬＯＣ
Ｋを含むチップが１つでも含まれていると、他のチップ
が正常であってもそのアドレス自体が使用できなくな
り、さらに、ＢＡＤ・ＢＬＯＣＫがアドレス毎にランダ
ムに存在すると、半導体メモリを有効に使用できなくな
る等の不都合を有している。
【０００６】この発明の目的は、例えば不良ブロックに
対しアドレス単位でデータの書き込み及び読み出しが不
能となる半導体メモリの品質を補償し、より信頼性の高
いシステムを実現し得るメモリ管理装置及び情報処理装
置を提供することにある。
対しアドレス単位でデータの書き込み及び読み出しが不
能となる半導体メモリの品質を補償し、より信頼性の高
いシステムを実現し得るメモリ管理装置及び情報処理装
置を提供することにある。
【０００７】
【課題を解決するための手段】この発明に係るメモリ管
理装置は、不良ブロックに対してアドレス単位でデータ
の書き込み及び読み出し不能となるメモリと、このメモ
リのアドレス情報を格納し、該メモリに対してアドレス
変換を実行するアドレス変換テーブルとを具備し、メモ
リのチップ内に含まれる不良ブロック及びそのアドレス
を検出する不良ブロック検出手段を用いた場合、この不
良ブロック検出手段により検出された不良ブロックのア
ドレス情報をアドレス変換テーブルに記憶させるように
し、メモリアクセス時に、アドレス変換テーブルの内容
に基づいて、メモリの不良ブロック以外のブロックへの
アクセスを行なわせるようにしたことを特徴とする。
理装置は、不良ブロックに対してアドレス単位でデータ
の書き込み及び読み出し不能となるメモリと、このメモ
リのアドレス情報を格納し、該メモリに対してアドレス
変換を実行するアドレス変換テーブルとを具備し、メモ
リのチップ内に含まれる不良ブロック及びそのアドレス
を検出する不良ブロック検出手段を用いた場合、この不
良ブロック検出手段により検出された不良ブロックのア
ドレス情報をアドレス変換テーブルに記憶させるように
し、メモリアクセス時に、アドレス変換テーブルの内容
に基づいて、メモリの不良ブロック以外のブロックへの
アクセスを行なわせるようにしたことを特徴とする。
【０００８】この構成によれば、メモリのチップ内に含
まれる不良ブロック及びそのアドレスが検出され、この
検出された不良ブロックのアドレス情報がアドレス変換
テーブルに格納される。この結果、メモリに対してデー
タの書き込み及び読み出しを行なう装置に設置された際
に、不良ブロックのアドレス情報を含むアドレス変換テ
ーブルの内容に基づいて、メモリへのアクセスを行なわ
せることで、不良ブロックへデータの書き込みを行なう
ことによる他のブロックへの破損を防ぎ、メモリの品質
を補償し、より信頼性の高いシステムを実現することが
可能になる。
まれる不良ブロック及びそのアドレスが検出され、この
検出された不良ブロックのアドレス情報がアドレス変換
テーブルに格納される。この結果、メモリに対してデー
タの書き込み及び読み出しを行なう装置に設置された際
に、不良ブロックのアドレス情報を含むアドレス変換テ
ーブルの内容に基づいて、メモリへのアクセスを行なわ
せることで、不良ブロックへデータの書き込みを行なう
ことによる他のブロックへの破損を防ぎ、メモリの品質
を補償し、より信頼性の高いシステムを実現することが
可能になる。
【０００９】また、この発明に係る情報処理装置は、不
良ブロックに対してアドレス単位でデータの書き込み及
び読み出し不能となるメモリと、このメモリのアドレス
情報を格納し、該メモリに対してアドレス変換を実行す
るアドレス変換テーブルと、メモリのチップ内に含まれ
る不良ブロック及びそのアドレスを検出する不良ブロッ
ク検出手段とを具備し、不良ブロック検出手段により検
出された不良ブロックのアドレス情報をアドレス変換テ
ーブルに記憶させるようにし、メモリアクセス時に、ア
ドレス変換テーブルの内容に基づいて、メモリの不良ブ
ロック以外のブロックへのアクセスを行なわせるように
したことを特徴とする。
良ブロックに対してアドレス単位でデータの書き込み及
び読み出し不能となるメモリと、このメモリのアドレス
情報を格納し、該メモリに対してアドレス変換を実行す
るアドレス変換テーブルと、メモリのチップ内に含まれ
る不良ブロック及びそのアドレスを検出する不良ブロッ
ク検出手段とを具備し、不良ブロック検出手段により検
出された不良ブロックのアドレス情報をアドレス変換テ
ーブルに記憶させるようにし、メモリアクセス時に、ア
ドレス変換テーブルの内容に基づいて、メモリの不良ブ
ロック以外のブロックへのアクセスを行なわせるように
したことを特徴とする。
【００１０】この構成によれば、メモリのチップ内に含
まれる不良ブロック及びそのアドレスが検出され、この
検出された不良ブロックのアドレス情報がアドレス変換
テーブルに格納される。この結果、不良ブロックのアド
レス情報を含むアドレス変換テーブルの内容に基づい
て、メモリへのアクセスを行なわせることで、不良ブロ
ックへデータの書き込みを行なうことによる他のブロッ
クへの破損を防ぎ、メモリの品質を補償し、より信頼性
の高いシステムを実現することが可能になる。
まれる不良ブロック及びそのアドレスが検出され、この
検出された不良ブロックのアドレス情報がアドレス変換
テーブルに格納される。この結果、不良ブロックのアド
レス情報を含むアドレス変換テーブルの内容に基づい
て、メモリへのアクセスを行なわせることで、不良ブロ
ックへデータの書き込みを行なうことによる他のブロッ
クへの破損を防ぎ、メモリの品質を補償し、より信頼性
の高いシステムを実現することが可能になる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して詳細に説明する。図１は、この発
明の一実施の形態を示している。図１において、図中符
号１１はこの発明に係るメモリ管理装置で、例えば不良
ブロックに対しアドレス単位でデータの書き込み及び読
み出しが不能となる一括電気的消去型の半導体メモリか
らなるメモリ部１１１と、このメモリ部１１１のアドレ
ス情報を格納し、メモリ部１１１に対してアドレス変換
を実行する書き込み可能なＲＯＭからなるアドレス変換
テーブル１１２とから構成されている。そして、このメ
モリ管理装置１１は、例えば入力インタフェース回路１
２，出力インタフェース回路１３及びＣＰＵ(Central P
rocessing Unit) １４により構成される装置に設置さ
れ、情報処理装置を構成する。また、これらメモリ管理
装置１１，入力インタフェース回路１２，出力インタフ
ェース回路１３及びＣＰＵ１４は、それぞれ制御バスを
介して接続されている。
いて、図面を参照して詳細に説明する。図１は、この発
明の一実施の形態を示している。図１において、図中符
号１１はこの発明に係るメモリ管理装置で、例えば不良
ブロックに対しアドレス単位でデータの書き込み及び読
み出しが不能となる一括電気的消去型の半導体メモリか
らなるメモリ部１１１と、このメモリ部１１１のアドレ
ス情報を格納し、メモリ部１１１に対してアドレス変換
を実行する書き込み可能なＲＯＭからなるアドレス変換
テーブル１１２とから構成されている。そして、このメ
モリ管理装置１１は、例えば入力インタフェース回路１
２，出力インタフェース回路１３及びＣＰＵ(Central P
rocessing Unit) １４により構成される装置に設置さ
れ、情報処理装置を構成する。また、これらメモリ管理
装置１１，入力インタフェース回路１２，出力インタフ
ェース回路１３及びＣＰＵ１４は、それぞれ制御バスを
介して接続されている。
【００１２】このうち、ＣＰＵ１４は、メモリ部１１１
内のチップに対して消去実行後、データの読み出し処理
を行ない、該データが１になっているか否かを判別す
る。ここで、データが１になっていると判定された場
合、そのブロックは、正常であると判定される。
内のチップに対して消去実行後、データの読み出し処理
を行ない、該データが１になっているか否かを判別す
る。ここで、データが１になっていると判定された場
合、そのブロックは、正常であると判定される。
【００１３】また、データが０になっていると判定され
た場合、ＣＰＵ１１５は、該データに対応するアドレス
情報をメモリ管理装置１１内のアドレス変換テーブル１
１２に与える。すると、アドレス変換テーブル１１２
は、メモリ部１１１のＢＡＤ・ＢＬＯＣＫであるアドレ
スにアクセス禁止を示すフラグを立てる。そして、この
フラグの立ったアドレスは、以後アクセスが行なわれな
いようにアドレス変換テーブル１１２により管理され
る。
た場合、ＣＰＵ１１５は、該データに対応するアドレス
情報をメモリ管理装置１１内のアドレス変換テーブル１
１２に与える。すると、アドレス変換テーブル１１２
は、メモリ部１１１のＢＡＤ・ＢＬＯＣＫであるアドレ
スにアクセス禁止を示すフラグを立てる。そして、この
フラグの立ったアドレスは、以後アクセスが行なわれな
いようにアドレス変換テーブル１１２により管理され
る。
【００１４】以後、ＣＰＵ１４は、ＢＡＤ・ＢＬＯＣＫ
のアドレス情報を含むアドレス変換テーブル１１２の内
容に基づいて、入力インタフェース回路１２を介して入
力されたデータをメモリ部１１１へ書き込み、また、メ
モリ部１１１に記憶されたデータを読み出して出力イン
タフェース１３を介して出力する。
のアドレス情報を含むアドレス変換テーブル１１２の内
容に基づいて、入力インタフェース回路１２を介して入
力されたデータをメモリ部１１１へ書き込み、また、メ
モリ部１１１に記憶されたデータを読み出して出力イン
タフェース１３を介して出力する。
【００１５】図２は、上記メモリ部１１１が複数のチッ
プにより構成される場合の例を示している。ここでは、
メモリ部１１１は、バス幅を広げて複数のチップを並列
に配置し、これら複数のチップに同一のアドレスを割り
当てた構成である。すなわち、ＣＰＵ１４は、図２
（ａ）に示すように、メモリ部１１１に対してチップ毎
にＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出を行なっ
ている。この場合、チップ番号０に対してアドレス１に
発生しているＢＡＤ・ＢＬＯＣＫ（図中では×で示す）
を検出し、チップ番号２に対してアドレス２に発生して
いるＢＡＤ・ＢＬＯＣＫを検出する。
プにより構成される場合の例を示している。ここでは、
メモリ部１１１は、バス幅を広げて複数のチップを並列
に配置し、これら複数のチップに同一のアドレスを割り
当てた構成である。すなわち、ＣＰＵ１４は、図２
（ａ）に示すように、メモリ部１１１に対してチップ毎
にＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出を行なっ
ている。この場合、チップ番号０に対してアドレス１に
発生しているＢＡＤ・ＢＬＯＣＫ（図中では×で示す）
を検出し、チップ番号２に対してアドレス２に発生して
いるＢＡＤ・ＢＬＯＣＫを検出する。
【００１６】ここで、アドレス１においてチップ番号０
にＢＡＤ・ＢＬＯＣＫが発生すると、他のチップ（チッ
プ番号１〜４）が使用禁止（図中では斜線で示す）とな
ってしまうことになる。
にＢＡＤ・ＢＬＯＣＫが発生すると、他のチップ（チッ
プ番号１〜４）が使用禁止（図中では斜線で示す）とな
ってしまうことになる。
【００１７】そして、ＣＰＵ１４は、ＢＡＤ・ＢＬＯＣ
Ｋが発生したアドレス情報をアドレス変換テーブル１１
２へ与える。アドレス変換テーブル１１２は、ＣＰＵ１
４にてチップ毎に検出された複数のＢＡＤ・ＢＬＯＣＫ
のアドレスを、図２（ｂ）に示すように、予め決められ
た特定アドレス（図中ではアドレス９９）に変換し、複
数のＢＡＤ・ＢＬＯＣＫを同一の特定アドレスに集中さ
せるようにしている。以後、その特定アドレスにアクセ
ス禁止を示すフラグを立てることによって、メモリ部１
１１を有効に活用することができる。なお、特定アドレ
スは、アドレス９９以外であってもよい。
Ｋが発生したアドレス情報をアドレス変換テーブル１１
２へ与える。アドレス変換テーブル１１２は、ＣＰＵ１
４にてチップ毎に検出された複数のＢＡＤ・ＢＬＯＣＫ
のアドレスを、図２（ｂ）に示すように、予め決められ
た特定アドレス（図中ではアドレス９９）に変換し、複
数のＢＡＤ・ＢＬＯＣＫを同一の特定アドレスに集中さ
せるようにしている。以後、その特定アドレスにアクセ
ス禁止を示すフラグを立てることによって、メモリ部１
１１を有効に活用することができる。なお、特定アドレ
スは、アドレス９９以外であってもよい。
【００１８】また、上記メモリ部１１１は、図３に示す
ように、例えば１６チップ構成で、時間方向に例えば１
６個配置され、順次走査されることにより、映像の再生
に利用されることも可能となる。
ように、例えば１６チップ構成で、時間方向に例えば１
６個配置され、順次走査されることにより、映像の再生
に利用されることも可能となる。
【００１９】したがって、上記実施の形態によれば、メ
モリ部１１１のチップ内に含まれる不良ブロック及びそ
のアドレスがＣＰＵ１４にて検出され、この検出された
不良ブロックのアドレス情報がアドレス変換テーブル１
１２に格納される。このため、不良ブロックのアドレス
情報を含むアドレス変換テーブル１１２の内容に基づい
て、メモリ部１１１へのアクセスを行なわせることで、
不良ブロックへデータの書き込みを行なうことによる他
のブロックへの破損を防ぎ、メモリの品質を補償し、よ
り信頼性の高いシステムを実現することが可能になる。
モリ部１１１のチップ内に含まれる不良ブロック及びそ
のアドレスがＣＰＵ１４にて検出され、この検出された
不良ブロックのアドレス情報がアドレス変換テーブル１
１２に格納される。このため、不良ブロックのアドレス
情報を含むアドレス変換テーブル１１２の内容に基づい
て、メモリ部１１１へのアクセスを行なわせることで、
不良ブロックへデータの書き込みを行なうことによる他
のブロックへの破損を防ぎ、メモリの品質を補償し、よ
り信頼性の高いシステムを実現することが可能になる。
【００２０】また、メモリ部１１１がバス幅を広げて複
数のチップを並列に配置し、これら複数のチップに同一
のアドレスを割り当てた構成である場合、ＣＰＵ１４に
てメモリ部１１１の不良ブロック及びそのアドレスがチ
ップ毎に検出され、この検出された複数の不良ブロック
のアドレス情報がアドレス変換テーブル１１２に与えら
れることで、アドレス変換テーブル１１２にて不良ブロ
ックのアドレスが予め決められた特定アドレスに変換さ
れ、メモリ部１１１に対してチップ毎に発生された不良
ブロックを同一の特定アドレスに集中される。このた
め、メモリ部１１１を有効に活用することができる。
数のチップを並列に配置し、これら複数のチップに同一
のアドレスを割り当てた構成である場合、ＣＰＵ１４に
てメモリ部１１１の不良ブロック及びそのアドレスがチ
ップ毎に検出され、この検出された複数の不良ブロック
のアドレス情報がアドレス変換テーブル１１２に与えら
れることで、アドレス変換テーブル１１２にて不良ブロ
ックのアドレスが予め決められた特定アドレスに変換さ
れ、メモリ部１１１に対してチップ毎に発生された不良
ブロックを同一の特定アドレスに集中される。このた
め、メモリ部１１１を有効に活用することができる。
【００２１】なお、上記実施の形態において、メモリ部
１１１のチップ内に含まれるＢＡＤ・ＢＬＯＣＫ及びそ
のアドレスの検出をＣＰＵ１４にて行なう例を示してい
るが、このＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出
を行なうようなハードウェア装置を用いるようにしても
よい。
１１１のチップ内に含まれるＢＡＤ・ＢＬＯＣＫ及びそ
のアドレスの検出をＣＰＵ１４にて行なう例を示してい
るが、このＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出
を行なうようなハードウェア装置を用いるようにしても
よい。
【００２２】また、メモリ部１１１及びアドレス変換テ
ーブル１１２により構成されるメモリ管理装置１１は、
ハードウェア装置であっても、またはメモリカードのよ
うなものであってもよい。
ーブル１１２により構成されるメモリ管理装置１１は、
ハードウェア装置であっても、またはメモリカードのよ
うなものであってもよい。
【００２３】なお、この発明は上記実施の形態に必ずし
も限定されるものではなく、この他その要旨を逸脱しな
い範囲で種々変形して実施できることはもちろんのこと
である。
も限定されるものではなく、この他その要旨を逸脱しな
い範囲で種々変形して実施できることはもちろんのこと
である。
【００２４】
【発明の効果】以上詳述したようにこの発明によれば、
例えば不良ブロックに対しアドレス単位でデータの書き
込み及び読み出しが不能となる半導体メモリの品質を補
償し、より信頼性の高いシステムを実現し得るメモリ管
理装置及び情報処理装置を提供することができる。
例えば不良ブロックに対しアドレス単位でデータの書き
込み及び読み出しが不能となる半導体メモリの品質を補
償し、より信頼性の高いシステムを実現し得るメモリ管
理装置及び情報処理装置を提供することができる。
【図１】この発明に係るメモリ管理装置及び情報処理装
置の一実施の形態を示すブロック構成図。
置の一実施の形態を示すブロック構成図。
【図２】同実施の形態のメモリ部をバス幅を広げて複数
のチップを並列に配置し、これら複数のチップに同一の
アドレスを割り当てた構成とした場合のアドレス変換の
様子を説明するために示す図。
のチップを並列に配置し、これら複数のチップに同一の
アドレスを割り当てた構成とした場合のアドレス変換の
様子を説明するために示す図。
【図３】同実施の形態のメモリ部が例えば映像の再生に
利用される様子を示す図。
利用される様子を示す図。
１１…メモリ管理装置、 １１１…メモリ部、 １１２…アドレス変換テーブル、 １２…入力インタフェース回路、 １３…出力インタフェース回路、 １４…ＣＰＵ。
Claims (6)
- 【請求項１】 不良ブロックに対してアドレス単位でデ
ータの書き込み及び読み出し不能となるメモリと、この
メモリのアドレス情報を格納し、該メモリに対してアド
レス変換を実行するアドレス変換テーブルとを具備し、 前記メモリのチップ内に含まれる不良ブロック及びその
アドレスを検出する不良ブロック検出手段を用いた場
合、この不良ブロック検出手段により検出された不良ブ
ロックのアドレス情報を前記アドレス変換テーブルに記
憶させるようにし、メモリアクセス時に、前記アドレス
変換テーブルの内容に基づいて、前記メモリの不良ブロ
ック以外のブロックへのアクセスを行なわせるようにし
たことを特徴とするメモリ管理装置。 - 【請求項２】 前記メモリは、バス幅を広げて複数のチ
ップを並列に配置し、これら複数のチップに同一のアド
レスを割り当てた構成であり、 チップ毎に不良ブロック及びそのアドレスを検出する不
良ブロック検出手段を用いた場合、この不良ブロック検
出手段により検出された不良ブロックのアドレス情報を
前記アドレス変換テーブルに与えるようにし、 前記アドレス変換テーブルは、チップ毎に検出された複
数の不良ブロックのアドレスをそれぞれ予め決められた
特定アドレスに変換し、前記メモリに対し該複数の不良
ブロックを同一の特定アドレスに集中させるようにした
ことを特徴とするメモリ管理装置。 - 【請求項３】 前記アドレス変換テーブルは、前記メモ
リに対して前記不良ブロックであるアドレスに、アクセ
ス禁止を示すフラグを立てることを特徴とする請求項１
または２記載のメモリ管理装置。 - 【請求項４】 不良ブロックに対してアドレス単位でデ
ータの書き込み及び読み出し不能となるメモリと、この
メモリのアドレス情報を格納し、該メモリに対してアド
レス変換を実行するアドレス変換テーブルと、前記メモ
リのチップ内に含まれる不良ブロック及びそのアドレス
を検出する不良ブロック検出手段とを具備し、 前記不良ブロック検出手段により検出された不良ブロッ
クのアドレス情報を前記アドレス変換テーブルに記憶さ
せるようにし、メモリアクセス時に、前記アドレス変換
テーブルの内容に基づいて、前記メモリの不良ブロック
以外のブロックへのアクセスを行なわせるようにしたこ
とを特徴とする情報処理装置。 - 【請求項５】 前記メモリは、バス幅を広げて複数のチ
ップを並列に配置し、これら複数のチップに同一のアド
レスを割り当てた構成であり、 前記不良ブロック検出手段は、チップ毎に不良ブロック
及びそのアドレスを検出する手段を有し、 前記アドレス変換テーブルは、前記不良ブロック検出手
段によりチップ毎に検出された複数の不良ブロックのア
ドレスをそれぞれ予め決められた特定アドレスに変換
し、前記メモリに対し該複数の不良ブロックを同一の特
定アドレスに集中させるようにしたことを特徴とする請
求項４記載の情報処理装置。 - 【請求項６】 前記アドレス変換テーブルは、前記メモ
リに対し前記不良ブロックであるアドレスに、アクセス
禁止を示すフラグを立てることを特徴とする請求項４ま
たは５記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32920497A JP3702080B2 (ja) | 1997-11-28 | 1997-11-28 | メモリ管理装置及び情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32920497A JP3702080B2 (ja) | 1997-11-28 | 1997-11-28 | メモリ管理装置及び情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11161558A true JPH11161558A (ja) | 1999-06-18 |
| JP3702080B2 JP3702080B2 (ja) | 2005-10-05 |
Family
ID=18218828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32920497A Expired - Lifetime JP3702080B2 (ja) | 1997-11-28 | 1997-11-28 | メモリ管理装置及び情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3702080B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018499A (ja) * | 2005-06-06 | 2007-01-25 | Sony Corp | 記憶装置 |
| JP2014194817A (ja) * | 2005-06-06 | 2014-10-09 | Sony Corp | 記憶装置 |
| JP2015535116A (ja) * | 2012-11-16 | 2015-12-07 | マイクロソフト テクノロジー ライセンシング，エルエルシー | アドレス断片化に対するメモリ・セグメントのリマッピング |
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1997
- 1997-11-28 JP JP32920497A patent/JP3702080B2/ja not_active Expired - Lifetime
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