JP3702080B2 - メモリ管理装置及び情報処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば不良ブロックに対してアドレス単位でデータの書き込み及び読み出しが不能となる一括電気的消去型の半導体メモリを記録媒体として用い、この半導体メモリの品質を管理するためのメモリ管理装置及び情報処理装置に関する。
【０００２】
【従来の技術】
一般に、例えば一括電気的消去型の半導体メモリを記録媒体として使用する装置には、信号の記録または再生を行なう記録再生装置がある。この記録再生装置は、該メモリを使用することによって、例えば複数チャンネル同時マルチアクセスや高速ランダムアクセスが可能となる。
【０００３】
ところで、上記装置に使用される一括電気的消去型の半導体メモリには、初期状態からＢＡＤ・ＢＬＯＣＫ（不良ブロック）が含まれた製品もあり、また、経年劣化でＢＡＤ・ＢＬＯＣＫが発生するものもある。このＢＡＤ・ＢＬＯＣＫに対しデータの書き込みを行なうと、データを正常に記憶できないだけでなく、他のブロックを破損させる可能性がある。
【０００４】
また、上記装置では、半導体メモリの複数チップをパラレルに配列し、これらチップに対して同一アドレスを割り当てて使用する場合に、１つのアドレス内にＢＡＤ・ＢＬＯＣＫを含むチップが１つでも含まれていると、他のチップが正常であってもそのアドレス自体が使用できなくなり、さらに、ＢＡＤ・ＢＬＯＣＫがアドレス毎にランダムに存在すると、メモリを有効に使用できなくなる等の問題が生じている。
【０００５】
【発明が解決しようとする課題】
以上のように、一括電気的消去型の半導体メモリを使用した装置において、この半導体メモリにＢＡＤ・ＢＬＯＣＫが含まれている場合に、データの書き込みを行なうと、データが正常に記憶できないだけでなく、他のブロックを破損させるという問題を有している。さらに、初期状態からＢＡＤ・ＢＬＯＣＫが含まれた半導体メモリを複数チップパラレルに使用した場合、１つのアドレス内にＢＡＤ・ＢＬＯＣＫを含むチップが１つでも含まれていると、他のチップが正常であってもそのアドレス自体が使用できなくなり、さらに、ＢＡＤ・ＢＬＯＣＫがアドレス毎にランダムに存在すると、半導体メモリを有効に使用できなくなる等の不都合を有している。
【０００６】
この発明の目的は、例えば不良ブロックに対しアドレス単位でデータの書き込み及び読み出しが不能となる半導体メモリの品質を補償し、より信頼性の高いシステムを実現し得るメモリ管理装置及び情報処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明に係るメモリ管理装置は、互いに異なるアドレスが割り当てられた複数ブロックから成り、プロセッサがこれら複数ブロックのうちの不良ブロックに対してアドレス単位でデータの書き込み及び読み出し不能となると共に、バス幅を広げて互いにチップ番号が異なる複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てたメモリと、このメモリのアドレス及びチップ番号を示す情報を格納し、かつメモリ中のチップ番号ごとの不良ブロックのアドレスをそれぞれ予め決められた特定アドレスに変換して、該複数の不良ブロックを同一の特定アドレスに集中させるアドレス変換テーブルとを具備し、メモリから不良ブロック及びそのアドレス及びチップ番号を検出する不良ブロック検出手段を用いた場合、プロセッサに対し不良ブロック検出手段により検出された不良ブロックのチップ番号及びアドレスを示す情報をアドレス変換テーブルに記憶させるようにし、メモリアクセス時に、プロセッサに対しメモリ内の特定アドレス以外のアドレスのチップにアクセスさせるようにしたことを特徴とする。
【０００８】
この構成によれば、メモリのチップ内に含まれる不良ブロック及びそのアドレスが検出され、この検出された不良ブロックのアドレス情報がアドレス変換テーブルに格納される。この結果、メモリに対してデータの書き込み及び読み出しを行なう装置に設置された際に、不良ブロックのアドレス情報を含むアドレス変換テーブルの内容に基づいて、メモリへのアクセスを行なわせることで、不良ブロックへデータの書き込みを行なうことによる他のブロックへの破損を防ぎ、メモリの品質を補償し、より信頼性の高いシステムを実現することが可能になる。
【０００９】
また、この発明に係る情報処理装置は、互いに異なるアドレスが割り当てられた複数ブロックから成り、これら複数ブロックのうちの不良ブロックに対してアドレス単位でデータの書き込み及び読み出し不能となると共に、バス幅を広げて互いにチップ番号が異なる複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てたメモリと、このメモリのアドレス及びチップ番号を示す情報を格納し、かつメモリ中のチップ番号ごとの不良ブロックのアドレスをそれぞれ予め決められた特定アドレスに変換して、該複数の不良ブロックを同一の特定アドレスに集中させるアドレス変換テーブルと、メモリから不良ブロック及びそのアドレス及びチップ番号を検出する不良ブロック検出手段と、不良ブロック検出手段により検出された不良ブロックのアドレス及びチップ番号を示す情報をアドレス変換テーブルに記憶し、メモリアクセス時に、アドレス変換テーブルの内容に基づいて、メモリ内の特定アドレス以外のアドレスのチップにアクセスを行うプロセッサとを具備したことを特徴とする。
【００１０】
この構成によれば、メモリのチップ内に含まれる不良ブロック及びそのアドレスが検出され、この検出された不良ブロックのアドレス情報がアドレス変換テーブルに格納される。この結果、不良ブロックのアドレス情報を含むアドレス変換テーブルの内容に基づいて、メモリへのアクセスを行なわせることで、不良ブロックへデータの書き込みを行なうことによる他のブロックへの破損を防ぎ、メモリの品質を補償し、より信頼性の高いシステムを実現することが可能になる。
【００１１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して詳細に説明する。
図１は、この発明の一実施の形態を示している。
図１において、図中符号１１はこの発明に係るメモリ管理装置で、例えば不良ブロックに対しアドレス単位でデータの書き込み及び読み出しが不能となる一括電気的消去型の半導体メモリからなるメモリ部１１１と、このメモリ部１１１のアドレス情報を格納し、メモリ部１１１に対してアドレス変換を実行する書き込み可能なＲＯＭからなるアドレス変換テーブル１１２とから構成されている。そして、このメモリ管理装置１１は、例えば入力インタフェース回路１２，出力インタフェース回路１３及びＣＰＵ(Central Processing Unit) １４により構成される装置に設置され、情報処理装置を構成する。また、これらメモリ管理装置１１，入力インタフェース回路１２，出力インタフェース回路１３及びＣＰＵ１４は、それぞれ制御バスを介して接続されている。
【００１２】
このうち、ＣＰＵ１４は、メモリ部１１１内のチップに対して消去実行後、データの読み出し処理を行ない、該データが１になっているか否かを判別する。ここで、データが１になっていると判定された場合、そのブロックは、正常であると判定される。
【００１３】
また、データが０になっていると判定された場合、ＣＰＵ１１５は、該データに対応するアドレス情報をメモリ管理装置１１内のアドレス変換テーブル１１２に与える。すると、アドレス変換テーブル１１２は、メモリ部１１１のＢＡＤ・ＢＬＯＣＫであるアドレスにアクセス禁止を示すフラグを立てる。そして、このフラグの立ったアドレスは、以後アクセスが行なわれないようにアドレス変換テーブル１１２により管理される。
【００１４】
以後、ＣＰＵ１４は、ＢＡＤ・ＢＬＯＣＫのアドレス情報を含むアドレス変換テーブル１１２の内容に基づいて、入力インタフェース回路１２を介して入力されたデータをメモリ部１１１へ書き込み、また、メモリ部１１１に記憶されたデータを読み出して出力インタフェース１３を介して出力する。
【００１５】
図２は、上記メモリ部１１１が複数のチップにより構成される場合の例を示している。
ここでは、メモリ部１１１は、バス幅を広げて複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てた構成である。すなわち、ＣＰＵ１４は、図２（ａ）に示すように、メモリ部１１１に対してチップ毎にＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出を行なっている。この場合、チップ番号０に対してアドレス１に発生しているＢＡＤ・ＢＬＯＣＫ（図中では×で示す）を検出し、チップ番号２に対してアドレス２に発生しているＢＡＤ・ＢＬＯＣＫを検出する。
【００１６】
ここで、アドレス１においてチップ番号０にＢＡＤ・ＢＬＯＣＫが発生すると、他のチップ（チップ番号１〜４）が使用禁止（図中では斜線で示す）となってしまうことになる。
【００１７】
そして、ＣＰＵ１４は、ＢＡＤ・ＢＬＯＣＫが発生したアドレス情報をアドレス変換テーブル１１２へ与える。アドレス変換テーブル１１２は、ＣＰＵ１４にてチップ毎に検出された複数のＢＡＤ・ＢＬＯＣＫのアドレスを、図２（ｂ）に示すように、予め決められた特定アドレス（図中ではアドレス９９）に変換し、複数のＢＡＤ・ＢＬＯＣＫを同一の特定アドレスに集中させるようにしている。以後、その特定アドレスにアクセス禁止を示すフラグを立てることによって、メモリ部１１１を有効に活用することができる。なお、特定アドレスは、アドレス９９以外であってもよい。
【００１８】
また、上記メモリ部１１１は、図３に示すように、例えば１６チップ構成で、時間方向に例えば１６個配置され、順次走査されることにより、映像の再生に利用されることも可能となる。
【００１９】
したがって、上記実施の形態によれば、メモリ部１１１のチップ内に含まれる不良ブロック及びそのアドレスがＣＰＵ１４にて検出され、この検出された不良ブロックのアドレス情報がアドレス変換テーブル１１２に格納される。このため、不良ブロックのアドレス情報を含むアドレス変換テーブル１１２の内容に基づいて、メモリ部１１１へのアクセスを行なわせることで、不良ブロックへデータの書き込みを行なうことによる他のブロックへの破損を防ぎ、メモリの品質を補償し、より信頼性の高いシステムを実現することが可能になる。
【００２０】
また、メモリ部１１１がバス幅を広げて複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てた構成である場合、ＣＰＵ１４にてメモリ部１１１の不良ブロック及びそのアドレスがチップ毎に検出され、この検出された複数の不良ブロックのアドレス情報がアドレス変換テーブル１１２に与えられることで、アドレス変換テーブル１１２にて不良ブロックのアドレスが予め決められた特定アドレスに変換され、メモリ部１１１に対してチップ毎に発生された不良ブロックを同一の特定アドレスに集中される。このため、メモリ部１１１を有効に活用することができる。
【００２１】
なお、上記実施の形態において、メモリ部１１１のチップ内に含まれるＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出をＣＰＵ１４にて行なう例を示しているが、このＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出を行なうようなハードウェア装置を用いるようにしてもよい。
【００２２】
また、メモリ部１１１及びアドレス変換テーブル１１２により構成されるメモリ管理装置１１は、ハードウェア装置であっても、またはメモリカードのようなものであってもよい。
【００２３】
なお、この発明は上記実施の形態に必ずしも限定されるものではなく、この他その要旨を逸脱しない範囲で種々変形して実施できることはもちろんのことである。
【００２４】
【発明の効果】
以上詳述したようにこの発明によれば、例えば不良ブロックに対しアドレス単位でデータの書き込み及び読み出しが不能となる半導体メモリの品質を補償し、より信頼性の高いシステムを実現し得るメモリ管理装置及び情報処理装置を提供することができる。
【図面の簡単な説明】
【図１】この発明に係るメモリ管理装置及び情報処理装置の一実施の形態を示すブロック構成図。
【図２】同実施の形態のメモリ部をバス幅を広げて複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てた構成とした場合のアドレス変換の様子を説明するために示す図。
【図３】同実施の形態のメモリ部が例えば映像の再生に利用される様子を示す図。
【符号の説明】
１１…メモリ管理装置、
１１１…メモリ部、
１１２…アドレス変換テーブル、
１２…入力インタフェース回路、
１３…出力インタフェース回路、
１４…ＣＰＵ。
【発明の属する技術分野】
この発明は、例えば不良ブロックに対してアドレス単位でデータの書き込み及び読み出しが不能となる一括電気的消去型の半導体メモリを記録媒体として用い、この半導体メモリの品質を管理するためのメモリ管理装置及び情報処理装置に関する。
【０００２】
【従来の技術】
一般に、例えば一括電気的消去型の半導体メモリを記録媒体として使用する装置には、信号の記録または再生を行なう記録再生装置がある。この記録再生装置は、該メモリを使用することによって、例えば複数チャンネル同時マルチアクセスや高速ランダムアクセスが可能となる。
【０００３】
ところで、上記装置に使用される一括電気的消去型の半導体メモリには、初期状態からＢＡＤ・ＢＬＯＣＫ（不良ブロック）が含まれた製品もあり、また、経年劣化でＢＡＤ・ＢＬＯＣＫが発生するものもある。このＢＡＤ・ＢＬＯＣＫに対しデータの書き込みを行なうと、データを正常に記憶できないだけでなく、他のブロックを破損させる可能性がある。
【０００４】
また、上記装置では、半導体メモリの複数チップをパラレルに配列し、これらチップに対して同一アドレスを割り当てて使用する場合に、１つのアドレス内にＢＡＤ・ＢＬＯＣＫを含むチップが１つでも含まれていると、他のチップが正常であってもそのアドレス自体が使用できなくなり、さらに、ＢＡＤ・ＢＬＯＣＫがアドレス毎にランダムに存在すると、メモリを有効に使用できなくなる等の問題が生じている。
【０００５】
【発明が解決しようとする課題】
以上のように、一括電気的消去型の半導体メモリを使用した装置において、この半導体メモリにＢＡＤ・ＢＬＯＣＫが含まれている場合に、データの書き込みを行なうと、データが正常に記憶できないだけでなく、他のブロックを破損させるという問題を有している。さらに、初期状態からＢＡＤ・ＢＬＯＣＫが含まれた半導体メモリを複数チップパラレルに使用した場合、１つのアドレス内にＢＡＤ・ＢＬＯＣＫを含むチップが１つでも含まれていると、他のチップが正常であってもそのアドレス自体が使用できなくなり、さらに、ＢＡＤ・ＢＬＯＣＫがアドレス毎にランダムに存在すると、半導体メモリを有効に使用できなくなる等の不都合を有している。
【０００６】
この発明の目的は、例えば不良ブロックに対しアドレス単位でデータの書き込み及び読み出しが不能となる半導体メモリの品質を補償し、より信頼性の高いシステムを実現し得るメモリ管理装置及び情報処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明に係るメモリ管理装置は、互いに異なるアドレスが割り当てられた複数ブロックから成り、プロセッサがこれら複数ブロックのうちの不良ブロックに対してアドレス単位でデータの書き込み及び読み出し不能となると共に、バス幅を広げて互いにチップ番号が異なる複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てたメモリと、このメモリのアドレス及びチップ番号を示す情報を格納し、かつメモリ中のチップ番号ごとの不良ブロックのアドレスをそれぞれ予め決められた特定アドレスに変換して、該複数の不良ブロックを同一の特定アドレスに集中させるアドレス変換テーブルとを具備し、メモリから不良ブロック及びそのアドレス及びチップ番号を検出する不良ブロック検出手段を用いた場合、プロセッサに対し不良ブロック検出手段により検出された不良ブロックのチップ番号及びアドレスを示す情報をアドレス変換テーブルに記憶させるようにし、メモリアクセス時に、プロセッサに対しメモリ内の特定アドレス以外のアドレスのチップにアクセスさせるようにしたことを特徴とする。
【０００８】
この構成によれば、メモリのチップ内に含まれる不良ブロック及びそのアドレスが検出され、この検出された不良ブロックのアドレス情報がアドレス変換テーブルに格納される。この結果、メモリに対してデータの書き込み及び読み出しを行なう装置に設置された際に、不良ブロックのアドレス情報を含むアドレス変換テーブルの内容に基づいて、メモリへのアクセスを行なわせることで、不良ブロックへデータの書き込みを行なうことによる他のブロックへの破損を防ぎ、メモリの品質を補償し、より信頼性の高いシステムを実現することが可能になる。
【０００９】
また、この発明に係る情報処理装置は、互いに異なるアドレスが割り当てられた複数ブロックから成り、これら複数ブロックのうちの不良ブロックに対してアドレス単位でデータの書き込み及び読み出し不能となると共に、バス幅を広げて互いにチップ番号が異なる複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てたメモリと、このメモリのアドレス及びチップ番号を示す情報を格納し、かつメモリ中のチップ番号ごとの不良ブロックのアドレスをそれぞれ予め決められた特定アドレスに変換して、該複数の不良ブロックを同一の特定アドレスに集中させるアドレス変換テーブルと、メモリから不良ブロック及びそのアドレス及びチップ番号を検出する不良ブロック検出手段と、不良ブロック検出手段により検出された不良ブロックのアドレス及びチップ番号を示す情報をアドレス変換テーブルに記憶し、メモリアクセス時に、アドレス変換テーブルの内容に基づいて、メモリ内の特定アドレス以外のアドレスのチップにアクセスを行うプロセッサとを具備したことを特徴とする。
【００１０】
この構成によれば、メモリのチップ内に含まれる不良ブロック及びそのアドレスが検出され、この検出された不良ブロックのアドレス情報がアドレス変換テーブルに格納される。この結果、不良ブロックのアドレス情報を含むアドレス変換テーブルの内容に基づいて、メモリへのアクセスを行なわせることで、不良ブロックへデータの書き込みを行なうことによる他のブロックへの破損を防ぎ、メモリの品質を補償し、より信頼性の高いシステムを実現することが可能になる。
【００１１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して詳細に説明する。
図１は、この発明の一実施の形態を示している。
図１において、図中符号１１はこの発明に係るメモリ管理装置で、例えば不良ブロックに対しアドレス単位でデータの書き込み及び読み出しが不能となる一括電気的消去型の半導体メモリからなるメモリ部１１１と、このメモリ部１１１のアドレス情報を格納し、メモリ部１１１に対してアドレス変換を実行する書き込み可能なＲＯＭからなるアドレス変換テーブル１１２とから構成されている。そして、このメモリ管理装置１１は、例えば入力インタフェース回路１２，出力インタフェース回路１３及びＣＰＵ(Central Processing Unit) １４により構成される装置に設置され、情報処理装置を構成する。また、これらメモリ管理装置１１，入力インタフェース回路１２，出力インタフェース回路１３及びＣＰＵ１４は、それぞれ制御バスを介して接続されている。
【００１２】
このうち、ＣＰＵ１４は、メモリ部１１１内のチップに対して消去実行後、データの読み出し処理を行ない、該データが１になっているか否かを判別する。ここで、データが１になっていると判定された場合、そのブロックは、正常であると判定される。
【００１３】
また、データが０になっていると判定された場合、ＣＰＵ１１５は、該データに対応するアドレス情報をメモリ管理装置１１内のアドレス変換テーブル１１２に与える。すると、アドレス変換テーブル１１２は、メモリ部１１１のＢＡＤ・ＢＬＯＣＫであるアドレスにアクセス禁止を示すフラグを立てる。そして、このフラグの立ったアドレスは、以後アクセスが行なわれないようにアドレス変換テーブル１１２により管理される。
【００１４】
以後、ＣＰＵ１４は、ＢＡＤ・ＢＬＯＣＫのアドレス情報を含むアドレス変換テーブル１１２の内容に基づいて、入力インタフェース回路１２を介して入力されたデータをメモリ部１１１へ書き込み、また、メモリ部１１１に記憶されたデータを読み出して出力インタフェース１３を介して出力する。
【００１５】
図２は、上記メモリ部１１１が複数のチップにより構成される場合の例を示している。
ここでは、メモリ部１１１は、バス幅を広げて複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てた構成である。すなわち、ＣＰＵ１４は、図２（ａ）に示すように、メモリ部１１１に対してチップ毎にＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出を行なっている。この場合、チップ番号０に対してアドレス１に発生しているＢＡＤ・ＢＬＯＣＫ（図中では×で示す）を検出し、チップ番号２に対してアドレス２に発生しているＢＡＤ・ＢＬＯＣＫを検出する。
【００１６】
ここで、アドレス１においてチップ番号０にＢＡＤ・ＢＬＯＣＫが発生すると、他のチップ（チップ番号１〜４）が使用禁止（図中では斜線で示す）となってしまうことになる。
【００１７】
そして、ＣＰＵ１４は、ＢＡＤ・ＢＬＯＣＫが発生したアドレス情報をアドレス変換テーブル１１２へ与える。アドレス変換テーブル１１２は、ＣＰＵ１４にてチップ毎に検出された複数のＢＡＤ・ＢＬＯＣＫのアドレスを、図２（ｂ）に示すように、予め決められた特定アドレス（図中ではアドレス９９）に変換し、複数のＢＡＤ・ＢＬＯＣＫを同一の特定アドレスに集中させるようにしている。以後、その特定アドレスにアクセス禁止を示すフラグを立てることによって、メモリ部１１１を有効に活用することができる。なお、特定アドレスは、アドレス９９以外であってもよい。
【００１８】
また、上記メモリ部１１１は、図３に示すように、例えば１６チップ構成で、時間方向に例えば１６個配置され、順次走査されることにより、映像の再生に利用されることも可能となる。
【００１９】
したがって、上記実施の形態によれば、メモリ部１１１のチップ内に含まれる不良ブロック及びそのアドレスがＣＰＵ１４にて検出され、この検出された不良ブロックのアドレス情報がアドレス変換テーブル１１２に格納される。このため、不良ブロックのアドレス情報を含むアドレス変換テーブル１１２の内容に基づいて、メモリ部１１１へのアクセスを行なわせることで、不良ブロックへデータの書き込みを行なうことによる他のブロックへの破損を防ぎ、メモリの品質を補償し、より信頼性の高いシステムを実現することが可能になる。
【００２０】
また、メモリ部１１１がバス幅を広げて複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てた構成である場合、ＣＰＵ１４にてメモリ部１１１の不良ブロック及びそのアドレスがチップ毎に検出され、この検出された複数の不良ブロックのアドレス情報がアドレス変換テーブル１１２に与えられることで、アドレス変換テーブル１１２にて不良ブロックのアドレスが予め決められた特定アドレスに変換され、メモリ部１１１に対してチップ毎に発生された不良ブロックを同一の特定アドレスに集中される。このため、メモリ部１１１を有効に活用することができる。
【００２１】
なお、上記実施の形態において、メモリ部１１１のチップ内に含まれるＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出をＣＰＵ１４にて行なう例を示しているが、このＢＡＤ・ＢＬＯＣＫ及びそのアドレスの検出を行なうようなハードウェア装置を用いるようにしてもよい。
【００２２】
また、メモリ部１１１及びアドレス変換テーブル１１２により構成されるメモリ管理装置１１は、ハードウェア装置であっても、またはメモリカードのようなものであってもよい。
【００２３】
なお、この発明は上記実施の形態に必ずしも限定されるものではなく、この他その要旨を逸脱しない範囲で種々変形して実施できることはもちろんのことである。
【００２４】
【発明の効果】
以上詳述したようにこの発明によれば、例えば不良ブロックに対しアドレス単位でデータの書き込み及び読み出しが不能となる半導体メモリの品質を補償し、より信頼性の高いシステムを実現し得るメモリ管理装置及び情報処理装置を提供することができる。
【図面の簡単な説明】
【図１】この発明に係るメモリ管理装置及び情報処理装置の一実施の形態を示すブロック構成図。
【図２】同実施の形態のメモリ部をバス幅を広げて複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てた構成とした場合のアドレス変換の様子を説明するために示す図。
【図３】同実施の形態のメモリ部が例えば映像の再生に利用される様子を示す図。
【符号の説明】
１１…メモリ管理装置、
１１１…メモリ部、
１１２…アドレス変換テーブル、
１２…入力インタフェース回路、
１３…出力インタフェース回路、
１４…ＣＰＵ。
Claims (4)
- 互いに異なるアドレスが割り当てられた複数ブロックから成り、プロセッサがこれら複数ブロックのうちの不良ブロックに対してアドレス単位でデータの書き込み及び読み出し不能となると共に、バス幅を広げて互いにチップ番号が異なる複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てたメモリと、
このメモリのアドレス及びチップ番号を示す情報を格納し、かつ前記メモリ中のチップ番号ごとの不良ブロックのアドレスをそれぞれ予め決められた特定アドレスに変換して、該複数の不良ブロックを同一の特定アドレスに集中させるアドレス変換テーブルとを具備し、
前記メモリから不良ブロック及びそのアドレス及びチップ番号を検出する不良ブロック検出手段を用いた場合、前記プロセッサに対し不良ブロック検出手段により検出された不良ブロックのチップ番号及びアドレスを示す情報を前記アドレス変換テーブルに記憶させるようにし、メモリアクセス時に、前記プロセッサに対し前記メモリ内の前記特定アドレス以外のアドレスのチップにアクセスさせるようにしたことを特徴とするメモリ管理装置。 - 前記アドレス変換テーブルは、前記メモリに対して前記不良ブロックであるアドレスに、アクセス禁止を示すフラグを立てることを特徴とする請求項１記載のメモリ管理装置。
- 互いに異なるアドレスが割り当てられた複数ブロックから成り、これら複数ブロックのうちの不良ブロックに対してアドレス単位でデータの書き込み及び読み出し不能となると共に、バス幅を広げて互いにチップ番号が異なる複数のチップを並列に配置し、これら複数のチップに同一のアドレスを割り当てたメモリと、
このメモリのアドレス及びチップ番号を示す情報を格納し、かつ前記メモリ中のチップ番号ごとの不良ブロックのアドレスをそれぞれ予め決められた特定アドレスに変換して、該複数の不良ブロックを同一の特定アドレスに集中させるアドレス変換テーブルと、
前記メモリから不良ブロック及びそのアドレス及びチップ番号を検出する不良ブロック検出手段と、
前記不良ブロック検出手段により検出された不良ブロックのアドレス及びチップ番号を示す情報を前記アドレス変換テーブルに記憶し、メモリアクセス時に、前記アドレス変換テーブルの内容に基づいて、前記メモリ内の前記特定アドレス以外のアドレスのチップにアクセスを行うプロセッサとを具備したことを特徴とする情報処理装置。 - 前記アドレス変換テーブルは、前記メモリに対して前記不良ブロックであるアドレスに、アクセス禁止を示すフラグを立てることを特徴とする請求項３記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32920497A JP3702080B2 (ja) | 1997-11-28 | 1997-11-28 | メモリ管理装置及び情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32920497A JP3702080B2 (ja) | 1997-11-28 | 1997-11-28 | メモリ管理装置及び情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11161558A JPH11161558A (ja) | 1999-06-18 |
| JP3702080B2 true JP3702080B2 (ja) | 2005-10-05 |
Family
ID=18218828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32920497A Expired - Lifetime JP3702080B2 (ja) | 1997-11-28 | 1997-11-28 | メモリ管理装置及び情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3702080B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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| JP5130646B2 (ja) | 2005-06-06 | 2013-01-30 | ソニー株式会社 | 記憶装置 |
| US9032244B2 (en) * | 2012-11-16 | 2015-05-12 | Microsoft Technology Licensing, Llc | Memory segment remapping to address fragmentation |
-
1997
- 1997-11-28 JP JP32920497A patent/JP3702080B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11161558A (ja) | 1999-06-18 |
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