JPH03144751A - メモリ誤書き込み防止装置 - Google Patents
メモリ誤書き込み防止装置Info
- Publication number
- JPH03144751A JPH03144751A JP28278989A JP28278989A JPH03144751A JP H03144751 A JPH03144751 A JP H03144751A JP 28278989 A JP28278989 A JP 28278989A JP 28278989 A JP28278989 A JP 28278989A JP H03144751 A JPH03144751 A JP H03144751A
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- 230000002265 prevention Effects 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000006378 damage Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 108700002808 N-Me-Phe(3)- morphiceptin Proteins 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
この発明は、メモリへの誤書き込みによるデータ破壊を
防止するメモリ頭書き込み防止装置に関する。
防止するメモリ頭書き込み防止装置に関する。
一般に、オペレーティングシステム等を記憶するＲＡＭ
への誤書き込みを防止する為に、オフィスコンピュータ
等やバーンナルコンピュータ等には、メモリ頭書き込み
防止装置が備えられている。 この種のメモリ誤書き込み防止装置は、ソフトウェア（
メモリに対するｉ ／ ｏ命令など）またはハードウェ
ア（誤書き込み防止用スイッチなど）によってメモリの
全領域またはＲＡＭのチップごとに誤書き込み防止を行
っている。 ［発明が解決しようとする課Ｉｌｌ このように従来においては、誤書き込み防止をメモリの
全領域またはＲＡＭのチップごとに行っている為、オペ
レーティングシステム等を格納するメモリに空領域が生
じていても、その空領域をユーザ領域として活用するこ
とはできず、メモリの全容量を有効に利用できないとい
う欠点があった。 そこで、予めユーザ等が任意に指定したメモリ上の領域
についてのみ誤書き込みを防止できれば、その他の領域
をユーザ領域として活用可能となることは明らかである
。 この発明の課題は、予めユーザ等が任意に指定したメモ
リ上の領域についてのみ誤書き込みを防止できるように
することである。 ［課題を解決するための手段］ この発明の手段は次の通りである。 アドレス保持回路ｌ（第１図のブロック図を参照、以下
同じ）は、メモリ２上の任意の領域を誤書き込み禁止領
域として特定する為に予め設定された上限アドレスおよ
び下限アドレスを記憶保持する上限アドレス設定レジス
タや下限アドレス設定レジスタ等である。 アドレス比較回路３はメモリアクセス時に発生されたそ
の書き込みアドレスと前記上限アドレスおよび下限アド
レスとを比較する。 書き込み禁止回路４はアドレス比較回路３によって前記
書き込みアドレスが前記上限アドレスから下限アドレス
までの領域内にあることが検出された際にその領域に対
してあるいはその領域以外の領域に対してＭ！！込みを
禁止する。 〔作 用Ｊ この発明の手段の作用は次の通りである。 いま、メモリ２上の任意の領域を誤書き込み禁止領域と
して特定する為に、その領域の上限アドレスと下限アド
レスをキーボード等から指定すると、指定された上限ア
ドレスおよび下限アドレスはアドレス保持回路ｌに設定
される。 この状態において、メモリ２に対するアクセス時にその
書き込みアドレスが発生されると、アドレス比較回路３
はこの書き込みアドレスとアドレス保持回路ｌ内の上限
アドレスおよび下限アドレスとの比較を行う。 この結果、書き込みアドレスが上限アドレス未満であっ
たり、下限アドレスを越えている場合。 書き込み禁止回路４はメモリ２に対する書き込みを許可
するが、書き込みアドレスが上限アドレスから下限アド
レスまでの領域内であれば、その領域に対する書き込み
は禁止される。また、これらの逆、を行なうことができ
る。 したがって、予めユーザ等が任意に指定したメそり上の
領域についてのみ誤書き込みを防止することができる。 【実施例］ 以下、第２図および第３図を参照して一実施例を説明す
る。 第２図はメモリ誤書き込み防止装置のブロック回路図で
ある。 下限アドレス設定レジスタ１１、上限アドレス設定レジ
スタ１２はメモリ上の任意の領域を誤書き込み禁止領域
として特定する為に、予め設定された上限アドレス、下
限アドレスを記憶するレジスタで、この下限アドレス、
上限アドレスはユーザ等によって任意に設定されたもの
である。 下限アドレス比較回路１３はＣＰＵ（ＩｉＵ示せず）か
ら発生されたメモリの書き込みアドレス（ＣＰＵアドレ
ス）Ａと、下限アドレス設定レジスタ１１に設定されて
いる下限アドレスＬとを比較するもので、ＣＰＵアドレ
スＡが下限アドレス未満のときに（ＡＬＬ）、ハイレベ
ルの比較結果信号ａを入力して書き込み信号発生回路１
５に与える。 また、上限アドレス比較回路１４はＣＰＵアドレスＡと
上限アドレス設定レジスタ１２に設定されている上限ア
ドレスＵとを比較するもので、ＣＰＵアドレスＡが上限
アドレスＵを越えているときに（ＡＬＵ）、ハイレベル
の比較結果信号すを出力して書き込み信号発生回路１５
に与える。 書き込み信号発生回路１５は下限アドレス比較回路１３
から比較結果信号ａが入力されるアントゲ−）１５−１
と、上限アドレス比較回路１４から比較結果信号すが入
力されるアントゲ−）１５−２とを有し、各アントゲ−
）１５−１．１５−２にはＣＰＵからメモリ書き込み要
求信号Ｃが夫々入力されている。そして、各アントゲ−
）１５−１．１５−２の出力はノアゲート１５−３に夫
々入力され、このノアゲー） １５−３の出力に基づい
て書き込み信号発生回路１５からは書き込み信号ＷＥが
発生され、メモリ１６に与えられる。 メモリ１６は１０２４にバイトのＲＡＭで、第３図に示
すようにＣＰＵアドレスＡはｒｏ ｏ ｏ 。 Ｏ」からｒＦＦＦＦＦＪの範囲内で変化する。ここで、
図中斜線領域は予め任意に設定された下限アドレスＬと
上限アドレスＵとによって特定されるＢｇ込み禁止領域
である。 次に１本実施例の動作を説明する。 いま、第３図に示すような書き込み禁止領域をメモリ１
６上に特定する為に、その領域の下限アドレスと上限ア
ドレスとが夫々対応する下限アドレス設定レジスタ１１
、上限アドレス設定レジスタ１２に予め設定されている
ものとする。 ここで、下限アドレス比較回路１３はＣＰＵアドレスＡ
が入力されると、ＣＰＵアドレスＡと下限アドレスＬと
の比較を行い、その結果、Ａ＜Ｌのときには書き込みを
許可する為にハイレベルの比較結果信号ａを出力するが
、Ａ≧Ｌのときには書き込みを禁止する為にローレベル
の比較結果信号ａを出力する。 また、上限アドレス比較回路１４はＣＰＵアドレスＡが
入力されると、ＣＰＵアドレスＡと上限アドレスＵとの
比較を行い、その結果、ＡＬＵのときには書き込みを許
可する為にハイレベルの比較結果信号すを出力するが、
Ａ≦Ｕのときには書き込みを禁止する為にローレベルの
比較結果信号すを出力する。 この結果、書き込み信号発生回路１５においては、 ＡＬＬまたはＡＬＵ・・・・・・（Ａ＜Ｌ＋Ａ＞Ｕ）論
理和 の時にＣＰＵからの書き込み要求信号Ｃに応答して書き
込み信号ＷＥを発生させ、メモリ１６に対する書き込み
処理を許可する。 逆に、書き込み信号発生回路１５は Ａ≧ＬかつＡ≦Ｕ・・・・・・（Ａ≧ＬＸＡ≦Ｕ）論理
積 の時にＣＰＵから書き込み要求信号Ｃがあっても書き込
み信号ＷＥを発生させず、メモリ１６に対する書き込み
を禁止する。 この為、第２図に示すようにＡ≦ＵかつＡ≧Ｌで示され
る範囲内の領域は書き込み禁止領域となり、その領域内
のデータ（例えばオペレーティングシステム等）はＭ書
き込みから確実に保護することができる。また、ＡＬＵ
で示される範囲内の領域やＡＬＬで示される範囲内の領
域は書き込み許可領域となり、ユーザ領域として活用す
ることが可能となる。 つまり１本実施例はメモリ空間上の任意の箇所に自由な
サイズで誤書き込み禁止領域を設定することができ、オ
ペレーティングシステム（Ｏ５）領域等の保護が可能と
なる他、その他の領域をユーザ領域として活用すること
ができる。 なお、上記実施例は誤書き込み禁止領域をメモリ空間上
の略中央部に設定した例であるが、その設定箇所は任意
であり、また、第４図に示すように２つの領域に分割し
て誤書き込み禁止領域を設定することもできる。 この場合、下限アドレス設定レジスタｌｌ、上限アドレ
ス設定レジスタ１２の比較条件を。 ＡＬＬ （書き込み許可） Ａ≦Ｌ（書き込み禁止） Ａ＜Ｌ （書き込み許可） Ａ≧Ｕ（書き込み禁止） とし、更に、書き込み信号発生回路１５はＡ ＞ Ｌ
カッＡ ＜ Ｕ −−−−−−（Ａ ） Ｌ Ｘ Ａ
＜ Ｕ ）論理積 の時にＣＰＵからメモリ１６に対して書き込み要求があ
れば書き込み信号ＷＥを発生させ。 逆に、書き込み信号発生回路１５は Ａ≦ＬまたはＡ≧Ｕ・・・・・・（Ａ≦Ｌ＋Ａ≧Ｕ）論
理和 の時に１Ｆき込み信号ＷＥの発生を禁止するようにすれ
ばよい。 このようにしてメモリ１６上に２つの誤書き込み禁止領
域を設けることにより、第５図に示す如＜、ＯＳＨ域の
他にデータ領域も誤書き込みによるデータ破壊から防止
することができる。 【発明の効果］ この発明は、予めユーザ等が任意に指定したメモリ上の
領域についてのみ誤書き込みを防止することができるの
で、その他の領域をユーザ領域として活用することがで
き、その結果、メモリを効率良く使用することが可能と
なる。
への誤書き込みを防止する為に、オフィスコンピュータ
等やバーンナルコンピュータ等には、メモリ頭書き込み
防止装置が備えられている。 この種のメモリ誤書き込み防止装置は、ソフトウェア（
メモリに対するｉ ／ ｏ命令など）またはハードウェ
ア（誤書き込み防止用スイッチなど）によってメモリの
全領域またはＲＡＭのチップごとに誤書き込み防止を行
っている。 ［発明が解決しようとする課Ｉｌｌ このように従来においては、誤書き込み防止をメモリの
全領域またはＲＡＭのチップごとに行っている為、オペ
レーティングシステム等を格納するメモリに空領域が生
じていても、その空領域をユーザ領域として活用するこ
とはできず、メモリの全容量を有効に利用できないとい
う欠点があった。 そこで、予めユーザ等が任意に指定したメモリ上の領域
についてのみ誤書き込みを防止できれば、その他の領域
をユーザ領域として活用可能となることは明らかである
。 この発明の課題は、予めユーザ等が任意に指定したメモ
リ上の領域についてのみ誤書き込みを防止できるように
することである。 ［課題を解決するための手段］ この発明の手段は次の通りである。 アドレス保持回路ｌ（第１図のブロック図を参照、以下
同じ）は、メモリ２上の任意の領域を誤書き込み禁止領
域として特定する為に予め設定された上限アドレスおよ
び下限アドレスを記憶保持する上限アドレス設定レジス
タや下限アドレス設定レジスタ等である。 アドレス比較回路３はメモリアクセス時に発生されたそ
の書き込みアドレスと前記上限アドレスおよび下限アド
レスとを比較する。 書き込み禁止回路４はアドレス比較回路３によって前記
書き込みアドレスが前記上限アドレスから下限アドレス
までの領域内にあることが検出された際にその領域に対
してあるいはその領域以外の領域に対してＭ！！込みを
禁止する。 〔作 用Ｊ この発明の手段の作用は次の通りである。 いま、メモリ２上の任意の領域を誤書き込み禁止領域と
して特定する為に、その領域の上限アドレスと下限アド
レスをキーボード等から指定すると、指定された上限ア
ドレスおよび下限アドレスはアドレス保持回路ｌに設定
される。 この状態において、メモリ２に対するアクセス時にその
書き込みアドレスが発生されると、アドレス比較回路３
はこの書き込みアドレスとアドレス保持回路ｌ内の上限
アドレスおよび下限アドレスとの比較を行う。 この結果、書き込みアドレスが上限アドレス未満であっ
たり、下限アドレスを越えている場合。 書き込み禁止回路４はメモリ２に対する書き込みを許可
するが、書き込みアドレスが上限アドレスから下限アド
レスまでの領域内であれば、その領域に対する書き込み
は禁止される。また、これらの逆、を行なうことができ
る。 したがって、予めユーザ等が任意に指定したメそり上の
領域についてのみ誤書き込みを防止することができる。 【実施例］ 以下、第２図および第３図を参照して一実施例を説明す
る。 第２図はメモリ誤書き込み防止装置のブロック回路図で
ある。 下限アドレス設定レジスタ１１、上限アドレス設定レジ
スタ１２はメモリ上の任意の領域を誤書き込み禁止領域
として特定する為に、予め設定された上限アドレス、下
限アドレスを記憶するレジスタで、この下限アドレス、
上限アドレスはユーザ等によって任意に設定されたもの
である。 下限アドレス比較回路１３はＣＰＵ（ＩｉＵ示せず）か
ら発生されたメモリの書き込みアドレス（ＣＰＵアドレ
ス）Ａと、下限アドレス設定レジスタ１１に設定されて
いる下限アドレスＬとを比較するもので、ＣＰＵアドレ
スＡが下限アドレス未満のときに（ＡＬＬ）、ハイレベ
ルの比較結果信号ａを入力して書き込み信号発生回路１
５に与える。 また、上限アドレス比較回路１４はＣＰＵアドレスＡと
上限アドレス設定レジスタ１２に設定されている上限ア
ドレスＵとを比較するもので、ＣＰＵアドレスＡが上限
アドレスＵを越えているときに（ＡＬＵ）、ハイレベル
の比較結果信号すを出力して書き込み信号発生回路１５
に与える。 書き込み信号発生回路１５は下限アドレス比較回路１３
から比較結果信号ａが入力されるアントゲ−）１５−１
と、上限アドレス比較回路１４から比較結果信号すが入
力されるアントゲ−）１５−２とを有し、各アントゲ−
）１５−１．１５−２にはＣＰＵからメモリ書き込み要
求信号Ｃが夫々入力されている。そして、各アントゲ−
）１５−１．１５−２の出力はノアゲート１５−３に夫
々入力され、このノアゲー） １５−３の出力に基づい
て書き込み信号発生回路１５からは書き込み信号ＷＥが
発生され、メモリ１６に与えられる。 メモリ１６は１０２４にバイトのＲＡＭで、第３図に示
すようにＣＰＵアドレスＡはｒｏ ｏ ｏ 。 Ｏ」からｒＦＦＦＦＦＪの範囲内で変化する。ここで、
図中斜線領域は予め任意に設定された下限アドレスＬと
上限アドレスＵとによって特定されるＢｇ込み禁止領域
である。 次に１本実施例の動作を説明する。 いま、第３図に示すような書き込み禁止領域をメモリ１
６上に特定する為に、その領域の下限アドレスと上限ア
ドレスとが夫々対応する下限アドレス設定レジスタ１１
、上限アドレス設定レジスタ１２に予め設定されている
ものとする。 ここで、下限アドレス比較回路１３はＣＰＵアドレスＡ
が入力されると、ＣＰＵアドレスＡと下限アドレスＬと
の比較を行い、その結果、Ａ＜Ｌのときには書き込みを
許可する為にハイレベルの比較結果信号ａを出力するが
、Ａ≧Ｌのときには書き込みを禁止する為にローレベル
の比較結果信号ａを出力する。 また、上限アドレス比較回路１４はＣＰＵアドレスＡが
入力されると、ＣＰＵアドレスＡと上限アドレスＵとの
比較を行い、その結果、ＡＬＵのときには書き込みを許
可する為にハイレベルの比較結果信号すを出力するが、
Ａ≦Ｕのときには書き込みを禁止する為にローレベルの
比較結果信号すを出力する。 この結果、書き込み信号発生回路１５においては、 ＡＬＬまたはＡＬＵ・・・・・・（Ａ＜Ｌ＋Ａ＞Ｕ）論
理和 の時にＣＰＵからの書き込み要求信号Ｃに応答して書き
込み信号ＷＥを発生させ、メモリ１６に対する書き込み
処理を許可する。 逆に、書き込み信号発生回路１５は Ａ≧ＬかつＡ≦Ｕ・・・・・・（Ａ≧ＬＸＡ≦Ｕ）論理
積 の時にＣＰＵから書き込み要求信号Ｃがあっても書き込
み信号ＷＥを発生させず、メモリ１６に対する書き込み
を禁止する。 この為、第２図に示すようにＡ≦ＵかつＡ≧Ｌで示され
る範囲内の領域は書き込み禁止領域となり、その領域内
のデータ（例えばオペレーティングシステム等）はＭ書
き込みから確実に保護することができる。また、ＡＬＵ
で示される範囲内の領域やＡＬＬで示される範囲内の領
域は書き込み許可領域となり、ユーザ領域として活用す
ることが可能となる。 つまり１本実施例はメモリ空間上の任意の箇所に自由な
サイズで誤書き込み禁止領域を設定することができ、オ
ペレーティングシステム（Ｏ５）領域等の保護が可能と
なる他、その他の領域をユーザ領域として活用すること
ができる。 なお、上記実施例は誤書き込み禁止領域をメモリ空間上
の略中央部に設定した例であるが、その設定箇所は任意
であり、また、第４図に示すように２つの領域に分割し
て誤書き込み禁止領域を設定することもできる。 この場合、下限アドレス設定レジスタｌｌ、上限アドレ
ス設定レジスタ１２の比較条件を。 ＡＬＬ （書き込み許可） Ａ≦Ｌ（書き込み禁止） Ａ＜Ｌ （書き込み許可） Ａ≧Ｕ（書き込み禁止） とし、更に、書き込み信号発生回路１５はＡ ＞ Ｌ
カッＡ ＜ Ｕ −−−−−−（Ａ ） Ｌ Ｘ Ａ
＜ Ｕ ）論理積 の時にＣＰＵからメモリ１６に対して書き込み要求があ
れば書き込み信号ＷＥを発生させ。 逆に、書き込み信号発生回路１５は Ａ≦ＬまたはＡ≧Ｕ・・・・・・（Ａ≦Ｌ＋Ａ≧Ｕ）論
理和 の時に１Ｆき込み信号ＷＥの発生を禁止するようにすれ
ばよい。 このようにしてメモリ１６上に２つの誤書き込み禁止領
域を設けることにより、第５図に示す如＜、ＯＳＨ域の
他にデータ領域も誤書き込みによるデータ破壊から防止
することができる。 【発明の効果］ この発明は、予めユーザ等が任意に指定したメモリ上の
領域についてのみ誤書き込みを防止することができるの
で、その他の領域をユーザ領域として活用することがで
き、その結果、メモリを効率良く使用することが可能と
なる。
第１図はこの発明のブロック図、第２図、第３図は実施
例を示し、第２図はメモリ頭書き込み防止装置のブロッ
ク回路図、第３図はメモリ上の任意の領域を誤書き込み
禁止領域として設定した状態を示した図、！８４図は他
の実施例を示し、メモリ上に２つの誤書き込み禁止領域
を設定した状態を示した図、８８５図は第４図に示すよ
うにメモリ上に２つの誤書き込み禁止領域を設定した場
合において、２つの誤ＭＳ込み禁止領域とその他の領域
の使用例を示した図である。 １１・・・・・・下限アドレス設定レジスタ、１２・・
・・・・上限アドレス設定レジスタ、１３・・・・・・
下限アドレス比較回路、１４・・・・・・上限アドレス
比較回路、５・・・・・・書き込み信号発生回路。 ６・・・・・・メモ リ。 特 許 出 願 人 カシオ計算機株式会社 （：ＰＬ１７にレス 八へ。 力 図 第 ズ ＦＦＦＦＦ ｏｏｏｏ。 ｃｐｕｙｙレフ 第 ■
例を示し、第２図はメモリ頭書き込み防止装置のブロッ
ク回路図、第３図はメモリ上の任意の領域を誤書き込み
禁止領域として設定した状態を示した図、！８４図は他
の実施例を示し、メモリ上に２つの誤書き込み禁止領域
を設定した状態を示した図、８８５図は第４図に示すよ
うにメモリ上に２つの誤書き込み禁止領域を設定した場
合において、２つの誤ＭＳ込み禁止領域とその他の領域
の使用例を示した図である。 １１・・・・・・下限アドレス設定レジスタ、１２・・
・・・・上限アドレス設定レジスタ、１３・・・・・・
下限アドレス比較回路、１４・・・・・・上限アドレス
比較回路、５・・・・・・書き込み信号発生回路。 ６・・・・・・メモ リ。 特 許 出 願 人 カシオ計算機株式会社 （：ＰＬ１７にレス 八へ。 力 図 第 ズ ＦＦＦＦＦ ｏｏｏｏ。 ｃｐｕｙｙレフ 第 ■
Claims (1)
- 【特許請求の範囲】 メモリ上の任意の領域を誤書き込み禁止領域として特定
する為に予め設定された上限アドレスおよび下限アドレ
スを記憶保持するアドレス保持回路と、 メモリアクセス時に発生されたその書き込みアドレスと
前記上限アドレスおよび下限アドレスとを比較するアド
レス比較回路と、 このアドレス比較回路によって前記書き込みアドレスが
前記上限アドレスから下限アドレスまでの領域内にある
ことが検出された際にその領域に対してあるいはその領
域以外の領域に対して書き込みを禁止する書き込み禁止
回路と、 を具備したことを特徴とするメモリ誤書き込み防止装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28278989A JPH03144751A (ja) | 1989-10-30 | 1989-10-30 | メモリ誤書き込み防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28278989A JPH03144751A (ja) | 1989-10-30 | 1989-10-30 | メモリ誤書き込み防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03144751A true JPH03144751A (ja) | 1991-06-20 |
Family
ID=17657107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28278989A Pending JPH03144751A (ja) | 1989-10-30 | 1989-10-30 | メモリ誤書き込み防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03144751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4499237B2 (ja) * | 1999-03-05 | 2010-07-07 | サン・マイクロシステムズ・インコーポレーテッド | 単純高性能メモリ管理ユニット |
| JP2020533670A (ja) * | 2017-09-11 | 2020-11-19 | シー−スカイ マイクロシステムズ カンパニー，リミテッド | フラッシュデータの消去又は書き込みのための方法及び機器 |
-
1989
- 1989-10-30 JP JP28278989A patent/JPH03144751A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4499237B2 (ja) * | 1999-03-05 | 2010-07-07 | サン・マイクロシステムズ・インコーポレーテッド | 単純高性能メモリ管理ユニット |
| JP2020533670A (ja) * | 2017-09-11 | 2020-11-19 | シー−スカイ マイクロシステムズ カンパニー，リミテッド | フラッシュデータの消去又は書き込みのための方法及び機器 |
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