JPH07281961A - メモリ故障検出装置及び計算機 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサに無用な故障割込を発生させず、
しかも偶発的原因による１ビット誤りの重なりをメモリ
故障であると誤判断することなく、高い確度でメモリの
故障を検出し得るメモリ故障検出装置を提供する。 【構成】 メモリ４の１ビット誤りの発生時に生成され
る誤り訂正符号回路５からの１ビット誤り信号の受信を
契機に起動する。１ビット誤りアドレスレジスタは前回
１ビット誤りのあったアドレスを格納するものであり、
比較器１３は現アドレスが前回の誤りと同一アドレスか
否かを判定するものである。アドレスの一致性が確認さ
れたときは、タイマ１４がタイムアップしているか否か
を故障判定回路１５が判定し、タイムアップ前であると
きはアドレス故障の可能性が高いので、プロセッサに対
する割込信号を発行する。それ以外は無処置とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置（計算
機）のメモリの故障を検出する装置に関し、特に、１ビ
ット誤り発生時に当該ビットの訂正を行なう誤り訂正符
号回路を有する計算機における、メモリ故障検出技術に
関する。

【０００２】

【従来の技術】従来、プロセッサ（ＣＰＵ）のアクセス
対象となるメモリにおいて１ビット誤りを発生したと
き、誤り訂正符号回路によって自動的にこれを訂正する
計算機が知られている。この種の誤り訂正符号回路付き
メモリを有する計算機にあっては、誤りの訂正を行なう
と同時に、誤り訂正符号回路が１ビット誤り信号を生成
し、これをプロセッサに通知することで誤りの発生を検
出していた。すなわち、１ビット誤りの発生がメモリＩ
Ｃ故障によるものか、その他の偶発的原因（ノイズ等）
によるものかに拘らず、１ビット誤り発生時、検出対象
となるメモリへのアクセス毎に割込みを発生し、ソフト
ウェアで１ビット誤りが発生したアドレス等の統計情報
の取得を行なう等により対処していた。このように、対
象となるメモリへのアクセス毎にこれらの処理を行なう
ため、計算機の処理能力は相対的に低下せざるを得な
い。

【０００３】一方、上記処理能力の低下を避けるために
は、１ビット誤りの発生時にその訂正は行なうが、プロ
セッサへの通知は行なわないことが考えられる。しか
し、このような１ビット誤り信号を無視する方法では、
メモリＩＣ故障による１ビット誤り発生後、さらに他の
偶発またはメモリ故障によるビット誤りの発生でシステ
ム全体が停止することになり、システム自体の信頼性が
低くなる。

【０００４】このような問題は、１ビット誤りがメモリ
の故障によるものか、偶発によるものかを判断しないで
対処していたために起っていたものである。これに対し
て、１ビット誤りが発生したときに、そのアドレスの誤
り発生検出ビットを読み出し、同一アドレスで２回以上
１ビット誤りが発生した場合に、これをプロセッサない
しオペレータに通知する技術が提供されている（特開平
５−１３４９３８号公報参照）。この技術は、同一アド
レスで２回以上１ビット誤りが発生したことにより、近
似的にハードエラーが発生した可能性があることを前提
とするものである。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
技術は、いずれもどの位の時間間隔で同一アドレスの１
ビット誤りが発生したかについて配慮していない。すな
わち、１ビット誤りが２回以上発生した当該同一のアド
レスについて、どれだけの時間間隔でノイズ等の偶発に
よる１ビット誤りが発生するか、または当該アドレスの
読み出し頻度などに応じて、２ビット誤りに致る可能性
があるか等の諸要因は考慮されない。

【０００６】本発明は、従来技術が配慮していなかった
同一アドレスでの１ビット誤り発生の時間間隔に着目
し、またアドレスレジスタの制御技術を活用すること
で、プロセッサ性能の相対的低下を防止し、しかも偶発
的原因による１ビット誤りの重なりをメモリ故障である
と誤判断することなく、高い確度でメモリの故障を検出
することができるメモリ故障検出装置及びこのメモリ故
障検出装置を備えた計算機を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明が提供するメモリ
故障検出装置は、故障割込処理を行うプロセッサと、該
プロセッサのアクセス対象となるメモリとを備えた計算
機に設けられ、前記メモリにおける１ビット誤りの検出
対象時間を設定するタイマと、前記１ビット誤りの発生
及びその発生アドレスの検出を行う誤り検出手段と、検
出した１ビット誤りの発生アドレスを格納する第一のア
ドレスレジスタと、前記１ビット誤りの発生時にその発
生アドレスと前記アドレスレジスタに格納されたアドレ
スとの一致性を判定する第一の比較器と、該判定の結果
アドレスの一致が確認されたときに前記検出対象時間が
経過しているか否かを判定し前記検出時間の経過前のと
きは前記プロセッサに対する割込信号を発行するととも
に前記検出時間経過後のときは前記タイマを再起動させ
る故障判定手段と、を有することを特徴とする。

【０００８】本発明が提供する他の構成のメモリ故障検
出装置は、前記第一の比較器でその一致が確認されたア
ドレスを格納する第二のアドレスレジスタと、該第二の
アドレスレジスタに格納されたアドレスと次の１ビット
誤りの発生アドレスとの一致性を判定する第二の比較器
とを有し、前記故障判定手段は、前記第二の比較器にお
けるアドレス一致を確認したときは前記割込信号の発行
を阻止する構成であることを特徴とする。

【０００９】また、本発明が提供する計算機は、上記い
ずれかの構成のメモリ故障検出装置を備えた計算機であ
って、前記メモリ故障検出装置が前記１ビット誤り検出
時に前記割込信号を発行しないときに当該ビットの訂正
を行なう誤り訂正符号回路を有することを特徴とする。

【００１０】

【作用】本発明のメモリ故障検出装置では、例えばプロ
セッサの処理速度を考慮した検出対象時間をタイマに設
定し、タイムアップ後はその旨を表す信号を出力するよ
うにしておく。また、第一及び第二のアドレスレジスタ
は、動作開始時には初期状態にあるものとする。この状
態でメモリにおいて１ビット誤りが発生すると、誤り検
出手段が、該１ビット誤り発生の事実及びその発生アド
レスを検出する。検出された１ビット誤りの発生アドレ
スは、第一のアドレスレジスタに格納される。１ビット
誤りが再度発生すると、第一の比較器は、このときの１
ビット誤り発生アドレスと第一のアドレスレジスタに格
納された既存のアドレスとの一致性を判定し、一致する
ときはその旨を故障判定手段に通知する。

【００１１】故障判定手段は、アドレス一致の通知を受
けた時点においてタイマからタイムアップ情報を受信し
ていないときは、メモリ故障の可能性があるとして割込
信号をプロセッサに対して発行する。これによりプロセ
ッサは故障割込処理を行う。第二のアドレスレジスタに
当該アドレスを格納しておく。他方、上記アドレス一致
の通知を受けた時点でタイマからタイムアップ情報を受
信していたとき、あるいは第一の比較器による判定結果
がアドレス不一致のときは、偶発的な誤りであるから割
込信号の発行を行わない。また、次の１ビット誤り発生
時にそのときの発生アドレスと第二のアドレスレジスタ
に格納されたアドレスとの一致性判定を第二の比較器で
行い、アドレス一致のときは既にプロセッサに割込信号
を発行済みであることを意味するので、このときも割込
信号の発行を行わない。

【００１２】上記メモリ故障検出装置と誤り訂正符号回
路とを備えた計算機にあっては、プロセッサのアクセス
対象となるメモリについて１ビット誤りが発生してもメ
モリ故障検出装置から割込信号が発行しないときは、誤
り訂正符号回路が当該誤りを訂正するので、偶発的な誤
りや既に故障検出が行われた場合にはプロセッサに割込
が発生せず、処理能力の低下が防止される。

【００１３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。 （第一実施例）図１は、本発明の第一実施例に係る計算
機の要部構成図であり、メモリ故障検出装置周辺の接続
構成を示すものである。図中、１はメモリ故障検出装
置、３はプロセッサ（ＣＰＵ）、４は故障検出対象であ
り、且つプロセッサ３のアクセス対象となるメモリ、５
はメモリ４における１ビット誤りを検出するとともにこ
れを訂正する誤り訂正符号回路、６はアドレスバスであ
る。

【００１４】上記構成の計算機において、プロセッサ３
がメモリ４に対してメモリ読出要求と読出アドレスとを
通知すると、メモリ４は、該当アドレスのデータを誤り
符号訂正回路５に転送する。ここで、読出データが１ビ
ット誤っていた場合、誤り訂正符号回路５はこれを検出
して１ビット誤り信号をメモリ故障検出装置１に通知す
る。メモリ故障検出装置１は、この１ビット誤りがメモ
リ故障によるものか、あるいは偶発によるものかを後述
の処理により判定し、メモリ故障と判定したときはプロ
セッサ３に対して割込信号を通知して故障割込を発生さ
せる。他方、偶発によるものと判定したときは１ビット
誤りを無視する。これにより誤り訂正符号回路５が自主
的に１ビット誤りの訂正を行い、プロセッサ３に読出デ
ータを転送する。

【００１５】次に、本実施例のメモリ故障検出装置１の
動作をより詳細に説明する。このメモリ故障検出装置１
の構成は図２に示すとおりであり、アドレスレジスタ制
御回路１１と、１ビット誤りアドレスレジスタ（第一の
アドレスレジスタ）１２と、比較器（第一の比較器）１
３と、タイマ１４と、故障判定回路１５とを有して成
る。タイマ１４は、予め故障検出のための時間が設定さ
れ、タイムアップの前後でそれぞれ異なる信号を出力す
るように構成されている。この設定時間は任意で良く、
例えばプロセッサの処理速度を考慮した時間が選定され
る。

【００１６】１ビット誤りレジスタ１２には、初期状態
として未使用のアドレスが与えられている。ここに初期
状態とは、例えばメモリ故障検出装置１を初めて使用す
る場合、あるいは電源立上げ後のメモリ初期化ルーチン
により初期化される場合等が該当する。アドレスレジス
タ制御回路１１は、後述の故障判定回路１５の出力に基
づいてタイマ１４の起動、リセット、及び再起動を制御
するとともに、上述の誤り訂正符号回路５からの１ビッ
ト誤り信号受信時にそのときのアドレスを１ビット誤り
アドレスレジスタ１２に格納するものである。比較器１
３は、アドレスバス６から直接入力する現アドレスと１
ビット誤りアドレスレジスタ１２内に格納されたアドレ
スとを比較するものである。その比較結果は、故障判定
回路１５及びアドレスレジスタ制御回路１１に通知され
る。故障判定回路１５は、比較器１３の出力とタイマ１
４の出力とに基づいてメモリ故障か偶発的な誤りかを判
定し、メモリ故障と判定したときはプロセッサ３にプロ
セッサ通知信号を発行する。それ以外のときは偶発的な
誤りと判定し、１ビット誤りを無視する。

【００１７】次に、本実施例においてメモリ故障が検出
されるまでの動作について、図３のフローチャートをも
参照して説明する。誤り訂正符号回路５は、１ビット誤
りを検出すると１ビット誤り信号を生成する。メモリ故
障検出装置１はこの１ビット誤り信号のアドレスレジス
タ制御回路１１での受信（ステップ（以下、Ｓ）３１）
を契機に作動する。このとき、比較器１３は現アドレス
と１ビット誤りアドレスレジスタ１２内のアドレスとを
比較してその一致性を判定する（Ｓ３２）。初期状態の
ときは１ビット誤りアドレスレジスタ１２内には該当ア
ドレスが格納されていないので、アドレスレジスタ制御
回路１１は、現アドレスを該レジスタ１２に書き込むよ
うに制御する（Ｓ３３）。初期状態でない場合であって
もアドレスが不一致のときは、アドレスレジスタ制御回
路２１は、同様に現アドレスを１ビット誤りアドレスレ
ジスタ１２に書き込むように制御する。書込後は次の１
ビット誤り信号の受信に備える。

【００１８】他方、Ｓ３２においてアドレスが一致する
ときは、同一アドレスで２度の１ビット誤りがあったこ
とを示すので、タイマ１４の出力値を参照しタイムアッ
プ前か否かを判定する（Ｓ３４）。タイムアップ後であ
るときは、１ビット誤りアドレスレジスタ１２に現アド
レスを書き込むとともに（Ｓ３５）、タイマをリセット
（再起動）し、次の１ビット誤り信号の受信に備える。
他方、Ｓ３４においてタイムアップ前であることが検出
されたときは、設定時間内に同一アドレスで２回の１ビ
ット誤りが発生したことを示すので、プロセッサ通知信
号を発行する（Ｓ３７）。以後、１ビット誤りが発生す
る度に、同様の動作を繰り返す。

【００１９】このように、第一実施例によれば、メモリ
故障（特定のアドレス異常）と判定された場合のみプロ
セッサ３に対して割込信号が発行され、それ以外は誤り
訂正符号回路５が自主的に誤りを訂正するので、計算機
の処理能力の低下が防止され、且つ偶発的な誤りとの区
別が容易になる。

【００２０】（第二実施例）次に、本発明の第二実施例
を図４及び図５を参照して説明する。図４は、この実施
例のメモリ故障検出装置２の構成を示すブロック図であ
る。図中、第一実施例と同一機能の部品については同一
符号を付してその説明を省略する。この実施例の特徴
は、故障アドレスレジスタ（第二のアドレスレジスタ）
２２を設け、上記第一実施例において設定時間内に２回
同一アドレスの１ビット誤り信号を検出したときに当該
アドレスは故障であると判定してそのアドレスを格納し
ておく。また、比較器（第二の比較器）２３を設け、１
ビット誤り信号を受信したときの現アドレスと上記故障
アドレスレジスタ２２内のアドレスとの一致性を判定し
てその結果を故障判定回路２５に送信する。アドレスレ
ジスタ制御回路２１には、この故障アドレスレジスタ２
２の制御機能を付加してある。

【００２１】この実施例におけるメモリ故障が検出され
るまでの動作を図５のフローチャートをも参照して説明
する。アドレスレジスタ制御回路２１が１ビット誤り信
号を受信すると（Ｓ５１）、比較器２３は、１ビット誤
りが発生した現アドレスと故障アドレスレジスタ２２に
格納されたアドレスとの一致性を判定し（Ｓ５２）、そ
の結果を故障判定回路２５に通知する。ここで現アドレ
スが故障アドレスレジスタ２２に格納されているいずれ
かのアドレスと同一であるときは既に割込信号が発行さ
れていることを意味するので、再度の割込信号の発行を
行わず、処理を終える。

【００２２】一方、比較の結果、アドレスが同一でない
場合は、少なくともその時点ではプロセッサ３に対する
割込信号は発行されていないので、現アドレスと１ビッ
ト誤りアドレスレジスタ１２に格納されたアドレスとの
一致性が比較器２３により判定される。１ビット誤りレ
ジスタ１２は前回１ビット誤りが発生したアドレスが格
納されているものであり、第一実施例の場合と同様に機
能する。以下、第一実施例同様、タイマ１５による時間
経過の判定（Ｓ５５）、１ビット誤りレジスタ１２への
アドレスの書込（Ｓ５６）及びタイマのリセット（Ｓ５
７）が行なわれ、処理を終える。

【００２３】この実施例においては、１ビット誤りが発
生した現アドレスが、故障アドレスレジスタ２２に格納
されたアドレスと一致せず（Ｓ５２）、且つ１ビット誤
りレジスタ１２に格納されているアドレスと一致し（Ｓ
５３）、タイマ１５による設定時間が経過していない場
合（Ｓ５５）のみ、プロセッサ３への割込信号の発行を
行なう（Ｓ５９）。このとき、故障アドレスレジスタ２
２に、現アドレスを書き込むが、既に書き込まれている
故障アドレスは、更新されるのではなく、新たに現アド
レスが書き加えられる（Ｓ５８）。

【００２４】このように、第二実施例によれば、既に故
障と判定されたアドレスについての１ビット誤りについ
ては割込信号を発行しないので、計算機の処理能力の低
下防止が徹底される。

【００２５】なお、本発明は、上記各実施例に限定され
るものではなく、その要旨を逸脱しない範囲での実施態
様の変更が可能である。例えば１ビット誤りレジスタ１
２及び故障アドレスレジスタ２２に格納されるアドレス
を順次書き加えていき、タイマ１５において所定の時間
経過後に順次消去していくものとしてよい。

【００２６】

【発明の効果】以上の説明から明らかなように、本発明
のメモリ故障検出装置は、タイマを設け、このタイマに
設定した検出対象時間内に同一アドレスで２回の１ビッ
ト誤りを検出したときのみプロセッサに対して割込信号
を発行し、故障割込処理を行わせる構成なので、計算機
の処理能力を低下させず、しかも偶発的原因による１ビ
ット誤りの重なりをメモリ故障であると誤判断すること
なく、高い確度でメモリ故障を検出することができる効
果がある。これにより、従来、１ビット誤りが発生する
毎に割込みを発生させ、ソフトウェアで統計情報を取得
することにより計算機全体の処理の増加を招いていた問
題点を解消することができる。

【００２７】また、故障と判定されたアドレスを格納し
ておき、１ビット誤りが発生したときに現アドレスと上
記格納されたアドレスとが同一アドレスのときはタイマ
の設定時間の如何を問わず割込信号を発行させない構成
としたので、故障アドレスと同一のアドレスに対する１
ビット誤りについて再度割込信号が発行されることがな
くなるので、計算機の処理速度を維持したまま、新たな
アドレスの故障検出が可能になる効果がある。これによ
り計算機全体の信頼性保持が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る計算機の要部構成図で
あり、メモリ故障検出装置周辺の接続構成例を示す。

【図２】本発明の第一実施例に係るメモリ故障検出装置
の構成図。

【図３】第一実施例においてメモリ故障検出が行われる
までの処理手順を示すフローチャート。

【図４】本発明の第二実施例に係るメモリ故障検出装置
の構成図。

【図５】第二実施例においてメモリ故障検出が行われる
までの処理手順を示すフローチャート。

【符号の説明】

１，２ メモリ故障検出装置 １１，２１ アドレスレジスタ制御回路 １２ １ビット誤りアドレスレジスタ（第一のアド
レスレジスタ） ２２ 故障アドレスレジスタ（第二のアドレスレジ
スタ） １３，２３ 比較器（第一，第二の比較器） １４ タイマ １５，２５ 故障判定回路 ３ 故障割込処理を行うプロセッサ ４ プロセッサのアクセス対象であり且つ故障検
出対象となるメモリ ５ 誤り符号訂正回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 故障割込処理を行うプロセッサと、該プ
   ロセッサのアクセス対象となるメモリとを備えた計算機
   に設けられるメモリ故障検出装置において、 前記メモリにおける１ビット誤りの検出対象時間を設定
   するタイマと、前記１ビット誤りの発生及びその発生ア
   ドレスの検出を行う誤り検出手段と、検出した前記１ビ
   ット誤りの発生アドレスを格納する第一のアドレスレジ
   スタと、前記１ビット誤りの発生時にその発生アドレス
   と前記アドレスレジスタに格納されたアドレスとの一致
   性を判定する第一の比較器と、該判定の結果アドレスの
   一致が確認されたときに前記検出対象時間が経過してい
   るか否かを判定し、前記検出時間の経過前のときは前記
   プロセッサに対する割込信号を発行するとともに前記検
   出時間経過後のときは前記タイマを再起動させる故障判
   定手段と、を有することを特徴とするメモリ故障検出装
   置。
2. 【請求項２】 請求項１記載のメモリ故障検出装置にお
   いて、 前記第一の比較器でその一致が確認されたアドレスを格
   納する第二のアドレスレジスタと、該第二のアドレスレ
   ジスタに格納されたアドレスと次の１ビット誤りの発生
   アドレスとの一致性を判定する第二の比較器とを有し、
   前記故障判定手段は、前記第二の比較器におけるアドレ
   ス一致を確認したときは前記割込信号の発行を阻止する
   構成であることを特徴とするメモリ故障検出装置。
3. 【請求項３】 請求項１又は２記載のメモリ故障検出装
   置を備えた計算機であって、前記メモリ故障検出装置が
   前記１ビット誤り検出時に前記割込信号を発行しないと
   きに当該ビットの訂正を行なう誤り訂正符号回路を有す
   ることを特徴とする計算機。