JPWO2014083811A1 - 半導体記憶装置およびその制御方法 - Google Patents
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Abstract
Description
図1は、本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。図1に示すように、半導体記憶装置は、ホスト装置1、制御装置2、プライマリメモリ3、ミラーメモリ4およびバッファメモリ5を備える。
図2は、本発明の一実施形態に係る逆ミラー部30の概略構成を示す図である。図2に示すように、逆ミラー部30は、入力部31、プライマリ出力部32、変換部33およびミラー出力部34を備える。
図9は、本発明の一実施形態に係るエラー低減部40の概略構成を示す図である。図9に示すように、エラー低減部40は、プライマリ入力部41、ミラー入力部42、ビット再反転部43および判定部44を備える。
図13に、書き込みエラー主因条件において、書き込みBERを、通常のミラーリングを採用する従来技術の場合と、上記の逆ミラーリングおよびエラー低減を適用した場合とで比較したグラフを示す。黒四角が従来の測定結果を示し、白四角が逆ミラーリングおよびエラー低減を適用した測定結果を示す。図13に示すように、逆ミラーリングおよびエラー低減を適用することにより、ワーストBERが91%改善した。
上述した「逆ミラーリング」の代わりに、「シフトミラーリング」を採用する実施形態を以下に説明する。図16は、シフトミラーリングを採用した実施形態に係る半導体記憶装置の概略構成を示す図である。図1に示した「逆ミラーリング」を採用する半導体記憶装置とは、制御装置2が逆ミラー部30の代わりにシフトミラー部70を備える点、および、シフトミラー部70がバッファメモリ5に接続されていない点で異なる。
図22に、ページRAID部20により、ビット線(BL:Bit Line)方向にパリティビットを付加する様子を示す。
図24に、NANDフラッシュメモリにおいてデータ保持エラーが発生する様子を示す。データ保持エラーは、フローティングゲートから電子が漏れ出すことなどにより発生する。図24に示す例においては、データの書き込みから100日経過すると、左から3番目および右から3番目のメモリセルにおいて、もともと”0”であったデータが”1”になるというエラーが発生している。一旦エラーが発生した位置においては、エラーが回復することはないため、200日経過後においても左から3番目のメモリセルと右から3番目のメモリセルは、エラーが発生した状態のままである。図24に示す例においては、200日経過後に、さらに、右から2番目のデータも”0”であったデータが”1”になるというエラーが発生している。
本願で説明した逆ミラーリング、エラー低減、ページRAIDおよびエラーマスキングを適用すると、データ保持BERにおいて、許容できるBER(ABER:Acceptable BER)が6.2倍になる。図29に示すように、これは、許容できる書き換え回数が2倍になったこと、および、許容できるデータ保持時間が34倍になったことに相当する。
2 制御装置
3 プライマリメモリ
4 ミラーメモリ
5 バッファメモリ
10 エラー訂正符号化部
20 ページRAID部
30 逆ミラー部
31 入力部
32 プライマリ出力部
33 変換部
34 ミラー出力部
40 エラー低減部
41 プライマリ入力部
42 ミラー入力部
43 ビット再反転部
44 判定部
50 エラー訂正復号部
60 エラーマスキング部
70 シフトミラー部
71 入力部
72 プライマリ出力部
73 シフト出力部
Claims (9)
- プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、バッファメモリとのうちの少なくとも1つのメモリと、
前記少なくとも1つのメモリを制御して、前記少なくとも1つのメモリにデータを格納し、前記少なくとも1つのメモリからデータを読み出す制御装置と
を備える半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、前記制御装置は、
ホスト装置から受け取ったデータをエラー訂正符号化するエラー訂正符号化部と、
ページ単位のデータが前記エラー訂正符号化部に書き込まれる度に、ビット線方向のパリティビットを算出して前記バッファメモリに格納するページRAID部と、
前記ページRAID部から受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する逆ミラー部であって、
前記プライマリメモリには受け取った前記データをそのまま格納し、
前記ミラーメモリには、受け取った前記データの順番を変更して格納する逆ミラー部と、
前記プライマリメモリおよび前記ミラーメモリからデータを読み出すエラー低減部であって、
前記プライマリメモリからデータを読み出して第1のデータとし、
前記ミラーメモリから、前記第1のデータに対応するデータを読み出して第2のデータとし、
前記第1のデータと前記第2のデータとが一致する場合は、前記第1のデータを出力し、
前記第1のデータと前記第2のデータとが一致しない場合は、前記第1のデータと前記第2のデータのいずれかで、支配的な方向のビットエラーが発生したものと推定して得られるデータを出力するエラー低減部と、
前記エラー低減部から受け取ったデータをエラー訂正復号するエラー訂正復号部と、
前記エラー訂正復号部から、エラー訂正復号の際に取得されたエラー位置情報を受け取るエラーマスキング部であって、
前記エラー位置情報を、前記バッファメモリ、前記プライマリメモリまたは前記ミラーメモリに格納し、
前記エラー訂正復号部がデータをエラー訂正復号する際に、前記バッファメモリ、前記プライマリメモリまたは前記ミラーメモリから前記エラー位置情報を読み出して、前記エラー訂正復号部に提供するエラーマスキング部と
を備える半導体記憶装置。 - プライマリメモリと、
前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する制御装置であって、
前記プライマリメモリには受け取った前記データをそのまま格納し、
前記ミラーメモリには、受け取った前記データを格納するページを所定の規則に基づいて制御して、前記データを格納する制御装置と
を備える半導体記憶装置。 - プライマリメモリと、
前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する逆ミラー部であって、
前記プライマリメモリには受け取った前記データをそのまま格納し、
前記ミラーメモリには、受け取った前記データの順番を変更して格納する逆ミラー部と
を備える半導体記憶装置。 - プライマリメモリと、
前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納するシフトミラー部であって、
前記プライマリメモリには受け取った前記データをそのまま格納し、
前記ミラーメモリには、受け取った前記データを格納するページをシフトさせて格納するシフトミラー部と
を備える半導体記憶装置。 - プライマリメモリと、
前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
前記プライマリメモリおよび前記ミラーメモリからデータを読み出すエラー低減部であって、
前記プライマリメモリからデータを読み出して第1のデータとし、
前記ミラーメモリから、前記第1のデータに対応するデータを読み出して第2のデータとし、
前記第1のデータと前記第2のデータとが一致する場合は、前記第1のデータを出力し、
前記第1のデータと前記第2のデータとが一致しない場合は、前記第1のデータと前記第2のデータのいずれかで、支配的な方向のビットエラーが発生したものと推定して得られるデータを出力するエラー低減部と
を備える半導体記憶装置。 - バッファメモリと、
ホスト装置から受け取ったデータをエラー訂正符号化するエラー訂正符号化部と、
ページ単位のデータが前記エラー訂正符号化部に書き込まれる度に、ビット線方向のパリティビットを算出して前記バッファメモリに格納するページRAID部と
を備える半導体記憶装置。 - 受け取ったデータをエラー訂正復号するエラー訂正復号部と、
前記エラー訂正復号部から、エラー訂正復号の際に取得されたエラー位置情報を受け取るエラーマスキング部であって、
前記エラー位置情報をメモリに格納し、
前記エラー訂正復号部がデータをエラー訂正復号する際に、前記メモリから以前の前記エラー位置情報を読み出して、前記エラー訂正復号部に提供するエラーマスキング部とを備える半導体記憶装置。 - プライマリメモリと、当該プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、バッファメモリとのうちの少なくとも1つのメモリを備える半導体記憶装置の制御方法であって、
前記少なくとも1つのメモリを制御して、前記少なくとも1つのメモリにデータを格納する格納ステップと、
前記少なくとも1つのメモリを制御して、前記少なくとも1つのメモリからデータを読み出す読み出しステップと
を含む半導体記憶装置の制御方法。
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