JPS60544A - 電源制御方式 - Google Patents
電源制御方式Info
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- JPS60544A JPS60544A JP58108817A JP10881783A JPS60544A JP S60544 A JPS60544 A JP S60544A JP 58108817 A JP58108817 A JP 58108817A JP 10881783 A JP10881783 A JP 10881783A JP S60544 A JPS60544 A JP S60544A
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- JP
- Japan
- Prior art keywords
- control
- microprocessor
- timer
- output
- input
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、マイクロプロセッサを有する電源制御装置の
電源制御方式に関する。
電源制御方式に関する。
（ｂｌ 技術の背景
近来、情報処理装置の大規模化、高性能化のニーズによ
る機能拡張に伴い、情報処理装置の電源制御系統も、よ
り高度化、高性能化する傾向にあり、最近のマイクロプ
ロセッサが、８ピノ１−より１６ピント、３２ビツトへ
と高性能化し、制御機能以外にデータ処理機能まで可能
な半導体集積回路の出現により、電源制御装置にディク
ロプロセッサを内蔵し、複雑な電源の制御を内蔵マイク
１コプロセツサで制御する方式が実用化されてき）こ。
る機能拡張に伴い、情報処理装置の電源制御系統も、よ
り高度化、高性能化する傾向にあり、最近のマイクロプ
ロセッサが、８ピノ１−より１６ピント、３２ビツトへ
と高性能化し、制御機能以外にデータ処理機能まで可能
な半導体集積回路の出現により、電源制御装置にディク
ロプロセッサを内蔵し、複雑な電源の制御を内蔵マイク
１コプロセツサで制御する方式が実用化されてき）こ。
電源制御装置の電源制御は、情報処理装置の構成規模に
もよるが、電源の投入遮断制御から電源電圧電流の監視
制御、電源系統・周辺装置・入出力装置等の保安警報等
の諸機能を果たすもので、周辺装置や入出力装置等の制
御台数が増加するに従い、制御が複雑且つ高性能を要求
されるため、マイクロプロセッサで制御を受け持つ電源
制御装置が実用化している。
もよるが、電源の投入遮断制御から電源電圧電流の監視
制御、電源系統・周辺装置・入出力装置等の保安警報等
の諸機能を果たすもので、周辺装置や入出力装置等の制
御台数が増加するに従い、制御が複雑且つ高性能を要求
されるため、マイクロプロセッサで制御を受け持つ電源
制御装置が実用化している。
（Ｃ１従来技術と問題点
従来の、この種の電源制御装置について以下説明する。
第１図は従来の電源制御装置の回路構成ブロック図であ
る。周辺装置や入出力装置等の従属ユニット群１の電源
を制御する制御プログラムを蓄積するリードオンリーメ
モリ２ （以下ＲＯＭ２と略称する）と、処理データの
書込み読み出し可能なランダムアクセスメモリ３ （以
下ＲＡＭ３と略称する）と、制御信号を従属ユニット群
１との間で送受を行う入出力ボート４と、ＲＯＭ２の制
御プログラムに従い入出力ボート４の信号を読込／送出
を行い、従属ユニット群１の制御を行うマイクロプロセ
ッサ５ （以下ＭＰＵ５と略称する）と、電源制御の制
御時間を設定するタイマー６と、入出力ボート４及びタ
イマー６のセット／リセットを行うセット／リセット回
路７と、セット／リセット回路７の出力信号とタイマー
６の出力信号でＭＰＩＪ５にセット／リセット信号を送
出する論理積回路８で構成される。
る。周辺装置や入出力装置等の従属ユニット群１の電源
を制御する制御プログラムを蓄積するリードオンリーメ
モリ２ （以下ＲＯＭ２と略称する）と、処理データの
書込み読み出し可能なランダムアクセスメモリ３ （以
下ＲＡＭ３と略称する）と、制御信号を従属ユニット群
１との間で送受を行う入出力ボート４と、ＲＯＭ２の制
御プログラムに従い入出力ボート４の信号を読込／送出
を行い、従属ユニット群１の制御を行うマイクロプロセ
ッサ５ （以下ＭＰＵ５と略称する）と、電源制御の制
御時間を設定するタイマー６と、入出力ボート４及びタ
イマー６のセット／リセットを行うセット／リセット回
路７と、セット／リセット回路７の出力信号とタイマー
６の出力信号でＭＰＩＪ５にセット／リセット信号を送
出する論理積回路８で構成される。
本回路構成において、電源制御装置の制御電源（以下Ｖ
ｃｃと略称する）が投入され、電源が完全に立ち上がっ
た後、セット／リセット回路７のリセットが解除され、
入出力ボート４とタイマー６が動作開始し、セット／リ
セット回路７の出力信号Ｈレベルとタイマー６からの出
力信号Ｈレベルを論理積回路８に送出し、論理積回路８
の出力信号がＨレベルとなりＭＰＩＩ５が動作し、肝υ
５はＲＯＭ２上の電源制御用プログラムに従って入出力
ボート４の信号を読込／送出を行い、タイマー６で設定
された制御時間の間、従属ユニット群１の制御を行う。
ｃｃと略称する）が投入され、電源が完全に立ち上がっ
た後、セット／リセット回路７のリセットが解除され、
入出力ボート４とタイマー６が動作開始し、セット／リ
セット回路７の出力信号Ｈレベルとタイマー６からの出
力信号Ｈレベルを論理積回路８に送出し、論理積回路８
の出力信号がＨレベルとなりＭＰＩＩ５が動作し、肝υ
５はＲＯＭ２上の電源制御用プログラムに従って入出力
ボート４の信号を読込／送出を行い、タイマー６で設定
された制御時間の間、従属ユニット群１の制御を行う。
次に、Ｖｃｃが切断されると、Ｖｃｃの立ち下がりを検
出し、セット／リセット回路７のリセット信号により入
出力ボート４及びタイマー６は動作を停止し、論理積回
路８の入力側がＬレベルとなるため、出力信号がＬレベ
ルとなり、ＭＰ［Ｉ５も動作を停止する。従って、従属
ユニット群１も動作を停止する。ＭＰｔ１５はりセント
が解除され、次にリセットされる迄の間は、常にＩ？Ｏ
Ｍ２に蓄積されている電源制御プログラムを実行し、従
属ユニ７）群１の制御を行っている。
出し、セット／リセット回路７のリセット信号により入
出力ボート４及びタイマー６は動作を停止し、論理積回
路８の入力側がＬレベルとなるため、出力信号がＬレベ
ルとなり、ＭＰ［Ｉ５も動作を停止する。従って、従属
ユニット群１も動作を停止する。ＭＰｔ１５はりセント
が解除され、次にリセットされる迄の間は、常にＩ？Ｏ
Ｍ２に蓄積されている電源制御プログラムを実行し、従
属ユニ７）群１の制御を行っている。
しかし、電源制御装置は、多くの半導体素子を使用した
半導体回路で構成されている為、ノイズに弱（、ノイズ
の多く発生する電源制御回路では、ノイズ等によりＭＰ
ｔ１５が暴走する可能性が多く、ノイズ等によりＭＰｔ
１５の暴走が発生ずると、従属ユニット群１の電源制御
を狂わせ、電源制御プログラム通りに制御が出来なくな
る。また、この暴走を防止しようとする場合は、ＭＰＬ
１５の暴走を検出し制御回路の動作を停止させなければ
ならず、システムダウンとなる欠点を有していた。
半導体回路で構成されている為、ノイズに弱（、ノイズ
の多く発生する電源制御回路では、ノイズ等によりＭＰ
ｔ１５が暴走する可能性が多く、ノイズ等によりＭＰｔ
１５の暴走が発生ずると、従属ユニット群１の電源制御
を狂わせ、電源制御プログラム通りに制御が出来なくな
る。また、この暴走を防止しようとする場合は、ＭＰＬ
１５の暴走を検出し制御回路の動作を停止させなければ
ならず、システムダウンとなる欠点を有していた。
（ｄｌ 発明の目的
本発明は、この従来の欠点を解決することを目的として
いる。
いる。
（ｅ） 発明の構成
上記目的は、制御プログラムを蓄積する記憶回路と、制
御対象とする複数の従属ユニットの制御信号の送受を行
う入出力ボートと、制御電源をセット／リセットするセ
ット／リセット回路と、電源制御の制御時間を設定する
タイマーと、前記記憶回路の制御プログラムに従い前記
入出力ボートと前記タイマーを制御し、前記セット／リ
セット回路のセット／リセット出力信号と前記タイマー
出力信号の論理積信号によりセット／リセットするマイ
クロプロセッサを有する電源制御装置において、前記マ
イクロプロセッサより一定周期毎に前記タイマーをクリ
アするクリア信号を送出し、前記マイクロプロセッサが
暴走した時にクリア信号の送出を停止し、前記タイマー
の出力信号と前記セット／リセット回路の出力信号の論
理積信号により前記マイクロプロセッサをリセットして
暴走を抑制し、前記入出力ボートの入力ポートより前記
タイマーの出力信号を前記マイクロプロセ。
御対象とする複数の従属ユニットの制御信号の送受を行
う入出力ボートと、制御電源をセット／リセットするセ
ット／リセット回路と、電源制御の制御時間を設定する
タイマーと、前記記憶回路の制御プログラムに従い前記
入出力ボートと前記タイマーを制御し、前記セット／リ
セット回路のセット／リセット出力信号と前記タイマー
出力信号の論理積信号によりセット／リセットするマイ
クロプロセッサを有する電源制御装置において、前記マ
イクロプロセッサより一定周期毎に前記タイマーをクリ
アするクリア信号を送出し、前記マイクロプロセッサが
暴走した時にクリア信号の送出を停止し、前記タイマー
の出力信号と前記セット／リセット回路の出力信号の論
理積信号により前記マイクロプロセッサをリセットして
暴走を抑制し、前記入出力ボートの入力ポートより前記
タイマーの出力信号を前記マイクロプロセ。
サで読み込み、正常であれば制御を実行し、異常であれ
ば前記入出力ボートからの制御信号と出力信号を前記マ
イクロプロセツサで照合し処理するよう構成した本発明
によって達成される。
ば前記入出力ボートからの制御信号と出力信号を前記マ
イクロプロセツサで照合し処理するよう構成した本発明
によって達成される。
即ち、ノイズ等によりマイクロプロセツサが暴走しても
、タイマーへのクリア信号が停止し、タイマーの出力信
号によりマイクロプロセツサの動作を停止して暴走を抑
制し、暴走処理プログラムに移行し、暴走により電源制
御を停止すべきか、電源制御プログラムをイニシャライ
ズすべきか、継続してもよいか、入出力ボートの出力内
容の状態を判定し、入出力ボートの出力内容が正常であ
れば、そのまま運転を継続することができ、暴走による
システムダウンを極力少なくする利点がある。
、タイマーへのクリア信号が停止し、タイマーの出力信
号によりマイクロプロセツサの動作を停止して暴走を抑
制し、暴走処理プログラムに移行し、暴走により電源制
御を停止すべきか、電源制御プログラムをイニシャライ
ズすべきか、継続してもよいか、入出力ボートの出力内
容の状態を判定し、入出力ボートの出力内容が正常であ
れば、そのまま運転を継続することができ、暴走による
システムダウンを極力少なくする利点がある。
（ｆｌ 発明の実施例
以下本発明の一実施例について説明する。第２図は本発
明による電源制御装置の回路構成）゛ロック図を示し、
本図において、第１図と同一対象物は同一符号で示す。
明による電源制御装置の回路構成）゛ロック図を示し、
本図において、第１図と同一対象物は同一符号で示す。
１１はマイクロプロセツサ（以下ＭＰ１１−１１と略称
する）、１２はタイマー、１３は入出力ボート、１４は
トランジスタ、１５はコンデンサ、１６と１７は抵抗を
示す。
する）、１２はタイマー、１３は入出力ボート、１４は
トランジスタ、１５はコンデンサ、１６と１７は抵抗を
示す。
ＭＰＵ−１１の暴走検出はタイマー１２を使って行うも
ので、ＭＰＵ−１１は設定時間毎にタイマー１２をクリ
アする。例えば、Ｌｏｏｍｓのタイマー１２を使い、９
０ｍ５毎にタイマー１２をクリアするとすれば、タイマ
ー１２の出力端ａ点は當にＬレベルとなっている。また
、入出カポ−目３の入力ボートは、タイマー１２の出力
端ａ点の出力レベルを検出し、ＭＰＵ−１１に検出信号
を送出する。
ので、ＭＰＵ−１１は設定時間毎にタイマー１２をクリ
アする。例えば、Ｌｏｏｍｓのタイマー１２を使い、９
０ｍ５毎にタイマー１２をクリアするとすれば、タイマ
ー１２の出力端ａ点は當にＬレベルとなっている。また
、入出カポ−目３の入力ボートは、タイマー１２の出力
端ａ点の出力レベルを検出し、ＭＰＵ−１１に検出信号
を送出する。
セット／リセット回路７は、制御電源（Ｖｃｃ ）が投
入され、電源が完全に立ち上がった後、リセットが解除
され、論理積回路８のセット／リセット回路７からの入
力端をｂ点、タイマー１２側からの入力端を０点、出力
端をｄ点とし、ｂ点はＨレベルとなり、タイマー１２の
ａ点はＬレベルとなっているため、トランジスタ１４は
オンせず論理積回路８の０点はＨレベルとなり、ｄ点は
ＨレベルとなってＭＰＵ−１１は動作する。ＭＰＵ−１
１はＲＯＭ２上の電源制御プログラムに従って、入出力
ボート１３の信号を読込／送出を行い従属ユニット群１
の制御を行う。従って、タイマー１２の出力端ａ点は常
にＬレベルとなっていて、通常の制御が行われる。次に
、Ｖｃｃが切断されると、Ｖｃｃの立ち下がりを検出し
、セット／リセット回路７よりリセット信号が送出され
、論理積回路８のｂ点がＬレベルとなりｄ点もＬレベル
となって、ＭＰＵ−１１は動作を停止する。
入され、電源が完全に立ち上がった後、リセットが解除
され、論理積回路８のセット／リセット回路７からの入
力端をｂ点、タイマー１２側からの入力端を０点、出力
端をｄ点とし、ｂ点はＨレベルとなり、タイマー１２の
ａ点はＬレベルとなっているため、トランジスタ１４は
オンせず論理積回路８の０点はＨレベルとなり、ｄ点は
ＨレベルとなってＭＰＵ−１１は動作する。ＭＰＵ−１
１はＲＯＭ２上の電源制御プログラムに従って、入出力
ボート１３の信号を読込／送出を行い従属ユニット群１
の制御を行う。従って、タイマー１２の出力端ａ点は常
にＬレベルとなっていて、通常の制御が行われる。次に
、Ｖｃｃが切断されると、Ｖｃｃの立ち下がりを検出し
、セット／リセット回路７よりリセット信号が送出され
、論理積回路８のｂ点がＬレベルとなりｄ点もＬレベル
となって、ＭＰＵ−１１は動作を停止する。
タイマー１２と入出カポ−目３も同様停止し従属ユニッ
ト群１は停止する。
ト群１は停止する。
通常の制御が行われている時に、若し、何等かの理由に
より発生したノイズの影響で、ＭＰ［ｌ−１１の暴走が
起こったとすると、ＭＰＵ４１の制御機能が狂い、ＭＰ
ｔｌ−１１はタイマー１２に対しクリア信号を送出しな
くなる。そのためタイマー１２のａ点はＨレベルとなり
、トランジスタ１４がオンし、論理積回路８の０点はＬ
レベルとなってｄ点がＬレベルに反転し、ＭＰＵ−１１
はりセントされ暴走は止められる。
より発生したノイズの影響で、ＭＰ［ｌ−１１の暴走が
起こったとすると、ＭＰＵ４１の制御機能が狂い、ＭＰ
ｔｌ−１１はタイマー１２に対しクリア信号を送出しな
くなる。そのためタイマー１２のａ点はＨレベルとなり
、トランジスタ１４がオンし、論理積回路８の０点はＬ
レベルとなってｄ点がＬレベルに反転し、ＭＰＵ−１１
はりセントされ暴走は止められる。
ＭＰＵ−１１の暴走が停止すれば、ｈｐｕ−ｘｉは暴走
停止後の暴走処理プログラムを実行する。
停止後の暴走処理プログラムを実行する。
暴走処理プログラムの手順を第３図に示す。暴走処理手
順について第２図と第３図で以下説明する。ステップ番
号及び「ステップ名」は第３図による記述を表す。ＭＰ
Ｕ−１１のりセントが解除され、ステップ２３「リセッ
ト解除」により、ＭＰｔｌ−１１は入出力ボート１３の
入力ポートよりａ点のステップ２４「タイマー出力の読
込」を行う。このａ点がステップ２５「タイマー出力＝
ＬＪでＬしにルであるならば、ステップ２１ ｒＶｃｃ
の立上り」時のリセットと判断し、ステップ２６「イニ
シャライズ」の後、ステップ２７「連木の制御プログラ
ム」に従って入出力ボート１３の信号を読込／送出を行
って、従属ユニット群１の制御を実行する。しかし、暴
走停止時は、タイマー１２のａ点がＨレベルとなってい
るので、ステップ２２「暴走」と判断し暴走処理を実行
する。即ち、暴走処理は入出力ポ−ト１３の制御信号を
、ステップ２８「制御信号読込」を行い、ステップ２９
「状態判定」し、これに対する正常な出力信号を判断し
、入出カポ−目３の出力内容をステン１３０ｒ正常出カ
ー人出力ボート出力」で照合する。この時、合っていれ
ば、ステップ２７「通常の制御プログラム」に移る。も
し、違っていた場合は従属ユニット群１のアラームとし
て、ステップ３１「アラーム信号送出」し、ステップ３
２［従属ユニット群０ＦＦＪとなり、従属ユニット群１
を停止させる。以上が暴走処理プログラムによる暴走処
理手順であり、マイクロプロセッサの暴走後、電源制御
プログラムによる実行処理の異當有無により、的確な処
理を行ってシステムダウンを極力少なくする方式を提供
するものである。
順について第２図と第３図で以下説明する。ステップ番
号及び「ステップ名」は第３図による記述を表す。ＭＰ
Ｕ−１１のりセントが解除され、ステップ２３「リセッ
ト解除」により、ＭＰｔｌ−１１は入出力ボート１３の
入力ポートよりａ点のステップ２４「タイマー出力の読
込」を行う。このａ点がステップ２５「タイマー出力＝
ＬＪでＬしにルであるならば、ステップ２１ ｒＶｃｃ
の立上り」時のリセットと判断し、ステップ２６「イニ
シャライズ」の後、ステップ２７「連木の制御プログラ
ム」に従って入出力ボート１３の信号を読込／送出を行
って、従属ユニット群１の制御を実行する。しかし、暴
走停止時は、タイマー１２のａ点がＨレベルとなってい
るので、ステップ２２「暴走」と判断し暴走処理を実行
する。即ち、暴走処理は入出力ポ−ト１３の制御信号を
、ステップ２８「制御信号読込」を行い、ステップ２９
「状態判定」し、これに対する正常な出力信号を判断し
、入出カポ−目３の出力内容をステン１３０ｒ正常出カ
ー人出力ボート出力」で照合する。この時、合っていれ
ば、ステップ２７「通常の制御プログラム」に移る。も
し、違っていた場合は従属ユニット群１のアラームとし
て、ステップ３１「アラーム信号送出」し、ステップ３
２［従属ユニット群０ＦＦＪとなり、従属ユニット群１
を停止させる。以上が暴走処理プログラムによる暴走処
理手順であり、マイクロプロセッサの暴走後、電源制御
プログラムによる実行処理の異當有無により、的確な処
理を行ってシステムダウンを極力少なくする方式を提供
するものである。
（ｇｌ 発明の詳細
な説明したように、本発明による一定周期毎にタイマー
をクリアして暴走を監視し、ノイズ等によりマイクロプ
ロセッサが暴走しても、暴走を停止させ、暴走処理プロ
グラムにより入出力ボートの出力内容が正常であれば、
そのまま運転を継続することができ、暴走毎にシステム
ダウンすることなく、暴走によるシステムダウンを極力
少なくする効果がある。
をクリアして暴走を監視し、ノイズ等によりマイクロプ
ロセッサが暴走しても、暴走を停止させ、暴走処理プロ
グラムにより入出力ボートの出力内容が正常であれば、
そのまま運転を継続することができ、暴走毎にシステム
ダウンすることなく、暴走によるシステムダウンを極力
少なくする効果がある。
第１図は従来の電源制御装置の回路構成ブロック図、第
２図は本発明による電源制御装置の回路構成ブロック図
、第３図は暴走処理プログラムのフロー図を示す。 図面において、１は従属ユニット群、２はリードオンリ
ーメモリ、３はランダムアクセスメモリ、７はセント／
リセット回路、８は論理積回路、１１はマイクロプロセ
ッサ、１２はタイマー、１３は入出力ポート、１４はト
ランジスタをそれぞれ示す。 ￥ ３ 図
２図は本発明による電源制御装置の回路構成ブロック図
、第３図は暴走処理プログラムのフロー図を示す。 図面において、１は従属ユニット群、２はリードオンリ
ーメモリ、３はランダムアクセスメモリ、７はセント／
リセット回路、８は論理積回路、１１はマイクロプロセ
ッサ、１２はタイマー、１３は入出力ポート、１４はト
ランジスタをそれぞれ示す。 ￥ ３ 図
Claims (1)
- 【特許請求の範囲】 制御プログラムを蓄積する記憶回路と、制御対象とする
複数の従属ユニ・ノドの制御信号の送受を行う入出力ポ
ートと、制御電源をセ・ノド／’Ｊセ・ノドする七ソト
／リセ・ノド回路と、電源制御のｉｔ制御時間を設定す
るタイマーと、前記記憶回路の市制御プログラムに従い
前記入出力ボートと前菖己タイマーを制御し、前記セッ
ト／グセ・ノド回路のセ・ノド／リセット出力信号と前
記タイマー出力ｆ言号の轟命理積信号によりセット／グ
セ・ノドするマイクロッ。 ロセノサを有する電源制御装置に椙１て、前記マイクロ
プロセッサより一定周期毎に前記タイマーをクリアする
クリア信号を送出し、前記マイクロプロセッサが暴走し
た時にクリア信号の送出を（亭止し、前記タイマーの出
力信号と前記セ・ノド／ＩＪセット回路の出力信号の論
理積信号により前記マイクロプロセッサをリセ・ノドし
て暴走を抑制し、前記入出力ポートの入力ボートより前
記タイマーの出力信号を前記マイクロプロセッサで読み
込み、正常であれば制御を実行し、異常であれば前記入
出力ポートからの制御信号と出力信号を前記マイクロプ
ロセッサで照合し処理するよう構成したことを特徴とす
る電源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108817A JPS60544A (ja) | 1983-06-17 | 1983-06-17 | 電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108817A JPS60544A (ja) | 1983-06-17 | 1983-06-17 | 電源制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60544A true JPS60544A (ja) | 1985-01-05 |
Family
ID=14494260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108817A Pending JPS60544A (ja) | 1983-06-17 | 1983-06-17 | 電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277132U (ja) * | 1985-10-31 | 1987-05-18 | ||
| JPS6345646A (ja) * | 1986-08-12 | 1988-02-26 | Fujitsu Ltd | ハングアツプ解除方式 |
-
1983
- 1983-06-17 JP JP58108817A patent/JPS60544A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277132U (ja) * | 1985-10-31 | 1987-05-18 | ||
| JPH0430190Y2 (ja) * | 1985-10-31 | 1992-07-21 | ||
| JPS6345646A (ja) * | 1986-08-12 | 1988-02-26 | Fujitsu Ltd | ハングアツプ解除方式 |
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