JPS6016993Y2 - ファ−ストイン・ファ−ストアウト・メモリ - Google Patents

Description

【考案の詳細な説明】 本考案は、ファーストイン・ファーストアウト・メモリ
の改良に関するものである。

さらに詳しくは、エラー・キャラクタ表示手段を改良し
たファーストイン・ファーストアウト・メモリに関する
ものである。

ファーストイン・ファーストアウト・メモリ（以下ＦＩ
ＦＯ）はデータ伝送系におけるバッファ・メモリとして
よく用いられる。

ＦＩＦＯが受信データのバッファ・メモリとして用いら
れるとき、受信データはＦＩＦＯへの入力前にキャラク
タごとにエラー・チェックが行われ、エラー・チェック
の結果は、ＦＩＦＯの読み出し時にキャラクタごとに逐
−知ることができるような対策をこうじて保存される。

このようなエラー処理を可能にするために、従来は、キ
ャラクタを構成するビットにエラー・ビットｌビットを
付加して一緒にＦＩＦＯに記憶し、その内容を読み出し
たとき、エラー・ビットの論理値によってキャラクタ・
エラーの有無がわかるようになっている。

このようなエラー・チェック法は、キャラクタ・ビット
の他にエラー・ビットが必要になるので、ＦＩＦＯが自
由にビット数の設定ができるものでない限りは採用する
ことができない。

ＦＩＦＯのマイクロプロセッサの機能の一部を利用して
構成すると、それをマイクロプロセッサのその他の多様
な機能と組合わせることにより、データ伝送系における
便利な機能単位を形成することができる。

しかし、その場合、マイクロプロセッサのＲＡＭ （ラ
ンダム・アクセス・メモリ）がキャラクタの一時記憶場
所となるが、ＲＡＭのビット数は一般にキャラクタ・ビ
ットに等しい８ビツトが多いので、エラー・ビットを記
憶する余地がない。

しいてエラー・ビットをＲＡＭに記憶しようとすれば、
ＲＡＭをもう１つ設けて並列に動作させることが考えら
れるが、１ビツトしかないエラー・ビットのために８ビ
ツトもあるＲＡＭをもう１つ用いるのは不経済である。

このような問題は、マイクロプロセッサによってＦＩＦ
Ｏメモリを構成する場合に限らず、ビット数が固定でか
つ余裕のないＦＩＦＯを用いた場合に共通する。

本考案の目的は、記憶内容の読み出し時に、エラー・ビ
ットを用いずにキャラクタ・エラーの認識ができるＦＩ
ＦＯを提供することにある。

本考案は、記憶器前段でキャラクタ・エラーが検出され
たとき、それ以降のインプット・ストローブの回数を数
え、その数と、インプット・ストローブ回数とアウトプ
ット・ストローブ回数の差の数との大小関係によって、
記憶内容におけるキャラクタ・エラーの有無を判別する
ようにしたものである。

以下、図面によって本考案を詳細に説明する。

第１図は、本考案実施例の概念的構成図である。

第１図において、１はＦＩＦｏ、 ２．２’はカウンタ
、３はコンパレータである。

ＦＩＦＯｌのデータ入力端子ＩＤには入力データがキャ
ラクタごとに並列なビットとして与えられ、インプット
・ストローブ端子ＩＳには、前段の制御回路（回路）か
らのインプット・ストローブ信号が与えられる。

インプット・ストローブ信号は一定周期で繰り返えし与
えられる。

入力データはインプット・ストローブ信号が与えられた
タイミングでＦＩＦＯＩに書き込まれ、書き込まれたデ
ータは自動的に出力端子ＯＤ側に順番につめられる。

ＦＩＦＯｌのリセット端子Ｒ３Ｔには制御回路から適宜
のタイミング（データ・ブロックの開始点など）でリセ
ット信号が与えられる。

ＦＩＦＯｌの出力端子ＯＤには内部データのうち最も古
いものが臨んでおり、このデータは後段のデータ需要装
置からアウトプット・ストローブ端子Ｏ３に与えられる
アウトプット・ストローブ信号に従って出力される。

１つのデータが出力されたら自動的に次のデータが出力
端子ＯＤに臨む。

カウンタ２にはインプット・ストローブ信号が与えられ
て、その回数が計数される。

ただし、カウンタ２には前段の装置からキャラクタ・エ
ラー信号が計数制御信号として与えられ、この信号によ
ってカウント・イネーブルにされた以降のインプット・
ストローブ信号が計数される。

ＦＩＦＯｌのリセット信号はカウンタ２にも共通に与え
られる。

カウンタ２′はアップダウン・カウンタであって、イン
プット・ストローブ信号をカウントアツプし、アウトプ
ット・ストローブ信号をカウントダウンする。

これによってカウンタ２′の計数値はインプット・スト
ローブ回数とアウトプット・ストローブ回数との差すな
わちＦＩＦＯｌ中のキャラクタ数を示す。

ＦＩＦＯｌのリセット信号はカウンタ２′にも与えられ
る。

コンパレータ３はカウンタ２と２′の計数値を比較し、
カウンタ２′の計数値がカウンタ２の計数値を下まわっ
たときにエラー報知信号を生じる。

このような構成の装置は、ＩＣなどからなる個々のハー
ドウェアの組合わせによって実現するようにしてもよい
が、マイクロプロセッサによって実現するようにしても
よい。

マイクロプロセッサで実現するときは、ＲＡＭとそれを
制御する７１イク口プログラムによってＦＩＦＯｌ相当
の機能単位が構ｔされ、ＲＡＬＵ（レジスタ・アンド・
アリスメテイツク・ロジック・ユニット）とそれを制御
するマイクロプログラムによって、カウンタ２．２′お
よびコンパレータ３に相当するそれぞれの機能単位が構
成される。

このように構成された装置の動作は次のとおりである。

動作説明図を第２図に示す。入力データはキャラクタ単
位で逐−ＦＩＦＯ１の入力端子ＩＤに与えられ、インプ
ット・ストロ−°ブ信号に同期して書き込まれる。

入力データは６キヤラクタで１ブロツクをなすものとす
る。

ブロックの開始点において、ＦＩＦＯｌとカウンタ２゜
２′のリセットが行われる。

ＦＩＦＯ１の内容はデータ需要装置側からのアウトプッ
ト・ストローブ信号に同期してキャラクタ単位で逐一出
力される。

ＦＩＦＯｌ内には、入力キャラクタから出力キャラクタ
を差し引いたものが残っている。

ＦＩＦＯｌ 内に残っているキャラクタの数は、インプ
ット・ストローブ数とアウトプット・ストローブ数との
差を計数しているカウンタ２′の計数値によって示され
る。

インプット・ストローブ信号はカウンタ２にも与えられ
るが、キャラクタ・エラーが生じないうちは、計数動作
が禁止されているので、計数が行われない。

したがってその計数値は零であり、このため、カウンタ
２′の計数値がカウンタ２の計数値を下まわることがな
いので、コンパレータ３はエラー報知を行わない。

いま、第２図の左半分のように、ブロックＡ中の全キャ
ラクタにはエラーはないが、ブロックＡの後にエラー・
キャラクタが付随していたとすると、この部分でキャラ
クタ・エラーが検出され、キャラクタ・エラー信号によ
ってイネーブルになったカウンタ２によって、以後のイ
ンプット・ストローブの数が計数される。

これによって、カウンタ２においては計数値の増加が始
まる。

これに対して、カウンタ２′においては、同じインプッ
ト・ストローブ回数がそれまでの計数値に加算されると
ともに、アウトプット・ストローブ回数の減算が行われ
る。

アウトプット・ストローブ信号は、１ブロツクにつき、
その全キャラクタ数に等しい数しか生じないので、カウ
ンタ２′の計数値は、最低でも、ブロックＡの終了後に
到来するインプット・ストローブ信号の数となる。

したがって、この場合にも、カウンタ２′の計数値がカ
ウンタ２の計数値を下まわることがないので、エラー報
知は行われない。

いま１ブロツク分のキャラクタにはエラーがなかったの
であるから、エラーなしとしてよいわけである。

すなわち、ブロック以外のタイムスロットにおいてキャ
ラクタ・エラーがあっても、ＦＩＦＯｌの読み出し結果
には影響を与えない。

ブロック中のキャラクタにエラーがあるときの動作は次
のようになる。

いま、第２図の右半分のように、ブロックＢのキャラク
タＢ、にエラーがあるとすると、カウンタ２にはキャラ
クタＢ４以降のインプット・ストローブ回数が計数され
る。

一方カウンタ２′においては、キャラクタＢ４のインプ
ット・ストローブより前に３回のインプット・ストロー
ブと３回のアウトプット・ストローブが行われているの
で、キャラクタＢ、のインプット・ストローブの直前に
おいては、計数値が零である。

そこへキャラクタＢ４のインプット・ストローブが行わ
れると、カウンタ２，２′の計数値はいずれも１となり
、以後インプット・ストローブごとに計数値が一緒にふ
えていこうとするが、カウンタ２′の計数値は４回目の
アウトプット・ストローブと同時に１つ減算されるので
、こノトキカウンタ２′の計数値がカウンタ２の計数値
を下まわり、コンパレータ３からエラー報知信号が出力
される。

４回目のアウトプット・ストローブはＦＩＦＯｌからキ
ャラクタＢ、を読み出すためになされたものであるが、
コンパレータ３のエラー報知信号によって、まさにその
キャラクタＢ４がエラー・キャラクタであることが知ら
される。

このように、本考案は、記憶器前段でキャラクタ・エラ
ーが検出されたとき、それ以降のインプット・ストロー
ブ回数を数え、その数と、インプット・ストローブ回数
とアウトプット・ストローブ回数との差との大小関係に
よって、記憶器から読み出したキャラクタのエラーの有
無を判別スるようにした。

このため、本考案によれば、記憶器の読み出し時に、エ
ラー・ビットを用いずにキャラクタ・エラーが認識でき
るＦＩＦＯメモリが実現できる。

【図面の簡単な説明】

第１図は、本考案実施例の概念的構成図、第２図は、第
１図の装置の動作説明図である。 １・・・・・・ＦＩＦＯメモリ、２．２’・・・・・・
カウンタ、３・・・・・・コンパレータ。

Claims (1)

【実用新案登録請求の範囲】
1. キャラクタ単位で入力端子に逐−与えられる入力データ
   をインプット・ストローブ信号に従って記憶し、記憶内
   容をアウトプット・ストローブ信号に従って記憶した順
   に出力端子から送り出す記憶器、この記憶器の前段にお
   いて入力データの各キャラクタについてエラーの有無を
   チェックする手段、このチェック手段がエラー検出信号
   を生じた時点以降のインプット・ストローブ信号の数を
   かそえる第１の計数手段、インプット・ストローブ信号
   の数とアウトプット・ストローブ信号の数の差をかぞえ
   る第２の計数手段、および、第２の計数手段の計数値が
   第１の計数手段の計数値を下まわったことによってキャ
   ラクタ・エラー報知信号を生じる手段を具備したファー
   ストイン・ファーストアウト・メモリ。