JPH0465712A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に演算データを記憶す
るスクラッチパッドメモリを有する情報処理装置に関す
る。

従来技術 従来、この種の情報処理装置においては、スクラッチパ
ッドメモリがＲＡＭ　（ランダムアクセスメモリ）で構
成されているため、同一サイクルでの読出しおよび書込
みが不可能であり、前の演算結果の書込みが完了するま
で次の演算データの読出しを待たなければならなかった
。

すなわち、第３図および第４図に示すように、まず１サ
イクル目でアドレス信号１１１により指定されたスクラ
ッチパッドメモリ１のアドレスＲ１から読出されたデー
タ（Ｒ１）がデータバス１１０を介してレジスタ１２に
格納される。

２サイクル目で、アドレス信号１１１により指定された
スクラッチパッドメモリ１のアドレスＲ２から読出され
たデータ（Ｒ２）がデータバス１１０を介してレジスタ
１３に格納される。

３サイクル目で、レジスタ１２．１３に格納されたデー
タ（Ｒ１）　、　　（Ｒ２）が演算回路１４で演算され
、その演算結果（Ｒ１）　＋　（Ｒ２）がアドレス信号
１１１により指定されたスクラッチパッドメモリ１のア
ドレスＲ３に格納される。

４サイクル目で、アドレス信号ｉｔｔにより指定された
スクラッチパッドメモリ１のアドレスＲ４から読出され
たデータ（Ｒ４）が次の演算データとなる。

このような従来の情報処理装置では、同一サイクル内で
スクラッチパッドメモリ１に対する読出しおよび書込み
ができないため、読出しおよび書込みがオーバラップす
ると、その読出しおよび書込みの完了までに２サイクル
タイムを要し、処理速度の低下を招くという欠点がある
。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、演算結果のスクラッチパッドメモリへの
格納を待たずに次の演算データの読出しを行うことがで
き、処理速度を向上させることができる情報処理装置の
提供を目的とする。

発明の構成 本発明による情報処理装置は、演算データを格納するス
クラッチパッドメモリを含む情報処理装置であって、前
記スクラッチパッドメモリに書込むデータを保持するデ
ータバッファと、前記データバッファに保持された前記
データに対応する前記スクラッチパッドメモリのアドレ
スを保持するアドレスバッファとを設けたことを特徴と
する。

本発明による他の情報処理装置は、上記の本発明による
情報処理装置に、前記データバッファにおける空きワー
ドの有無を検出する検出手段と、前記アドレスバッファ
に保持された前記アドレスと前記スクラッチパッドメモ
リへの読出しアドレスとを比較する比較手段と、前記検
出手段により前記データバッファに空きワードが無いこ
とが検出されるか、前記比較手段により一致が検出され
たときに装置の動作を停止する停止手段と、前記スクラ
ッチパッドメモリからの読出しが行われず、かつ前記デ
ータバッファに前記データが保持されているときに該デ
ータを該データに対応する前記アドレスバッファのアド
レスにより前記スクラッチパッドメモリに書込む書込み
手段とを設けたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、スクラッチパッドメモリ１は図示せぬ
演算回路の演算データを格納し、リードアドレスレジス
タ２はアドレス信号線１００を介して入力されたスクラ
ッチパッドメモリ１への読出しアドレスを保持する。

データバッファ３はスクラッチパッドメモリ１に格納す
べきデータ、すなわち書込みデータ１０１を書込み信号
１０８に応じて保持し、アドレスバッファ４はアドレス
信号線１００を介して入力され、データバッファ３に格
納されたデータに対応するスクラッチパッドメモリ１へ
の書込みアドレスを保持する。

バッファアドレスレジスタ５はデータバッファ３および
アドレスバッファ４への書込みアドレスを格納し、該書
込みアドレスはデータバッファ３およびアドレスバッフ
ァ４に夫々データおよびアドレスを書込む毎に＋１され
る。

バッファアドレスレジスタ６はデータバッファ３および
アドレスバッファ４への読出しアドレスを格納し、該読
出しアドレスはデータバッファ３のデータがアドレスバ
ッファ４のアドレスによりスクラッチパッドメモリ１に
書込まれる毎に＋１される。

セレクタ７はリードアドレスレジスタ２の出力とアドレ
スバッファ４の出力とのうち一方をスクラッチパッドメ
モリ１への書込み信号１０６に応じて選択し、スクラッ
チパッドメモリ１への書込み時にはアドレスバッファ４
の出力を選択し、スクラッチパッドメモリ１からの読出
し時にはリードアドレスレジスタ２の出力を選択する。

カウンタ８は書込み信号１０８によりデータバッファ３
およびアドレスバッファ４の有効ワード数を計数し、デ
ータバッファ３およびアドレスバッファ４に夫々データ
およびアドレスが格納される毎に＋１され、データバッ
ファ３のデータがスクラッチパッドメモリ１に書込まれ
る毎に−１される。

コンパレータ９はリードアドレスレジスタ２からのアド
レスとアドレスバッファ４の全ワードのアドレスとを夫
々比較し、アドレスバッファ４の全ワードのアドレスの
うち少なくとも一つのアドレスが一致すると、装置の動
作の中断を指示する中断信号１０５をオアゲート１３を
介して出力する。

コンパレータ１０はカウンタ８の出力が“０”のときに
データバッファ３からスクラッチパッドメモリ１へのデ
ータの書込みを抑止する抑止信号１０７をノットゲート
１４に出力する。

コンパレータ１１はカウンタ８の出力が“４゛つまりデ
ータバッファ３およびアドレスバッファ４の全ワード数
になると、データバッファ３およびアドレスバッファ４
に空きワードがなくなったことを検出し、装置の動作の
中断を指示する中断信号１０５をオアゲート１３を介し
て出力する。

アンドゲート１２はノットゲート１４．１５の出力のア
ンドをとり、その演算結果を書込み信号１０Ｂとしてス
クラッチパッドメモリ１およびカウンタ８に出力する。

すなわち、データバッファ３に有効ワードが存在し、か
つスクラッチパッドメモリ１への読出し信号１０３が出
力されていないときに、書込み信号１０６をスクラッチ
パッドメモリ１およびカウンタ８に出力する。

オアゲート１３はコンパレータ９．１１の比較結果のオ
アをとり、その演算結果を中断信号１０５として出力す
る。すなわち、スクラッチパッドメモリ１への読出しア
ドレス１００がアドレスバッファ４に格納されているか
、あるいはデータバッファ３およびアドレスバッファ４
に空きワードがなくなったときに中断信号１０５を出力
する。

ノットゲート１４はコンパレータ１０からの抑止信号１
０７を反転してアンドゲート１２に出力し、ノットゲー
ト１５はスクラッチパッドメモリ１への読出し信号１０
３を反転してアンドゲート１２に出力する。

第２図は本発明の一実施例の動作を示すタイムチャート
である。これら第１図および第２図を用いて本発明の一
実施例の動作について説明する。

まず、１サイクル目でアドレス信号１０４により指定さ
れたスクラッチパッドメモリ１のアドレスＲ１から読出
されたデータ（Ｒ１）が図示せぬレジスタに格納され、
２サイクル目でアドレス信号１０４により指定されたス
クラッチパッドメモリ１のアドレスＲ２から読出された
データ（Ｒ２）が図示せぬレジスタに格納される。

３サイクル目でレジスタに夫々格納されたデータ（Ｒ１
）　、　　（Ｒ２）が演算回路で演算され、その演算結
果（Ｒ１）　＋　（Ｒ２）が書込みデータ１０１として
データバッファ３に格納されるのと同時に、アドレス信
号１０４により指定されたスクラッチパッドメモリ１の
アドレスＲ４から次の演算データとなるデータ（Ｒ４）
が読出される。

このデータバッファ３に演算結果（Ｒ１）　＋（Ｒ２）
が書込まれるのと同時に、アドレスバッファ４にその演
算結果（Ｒ１）　＋　（Ｒ２）を書込むスクラッチパッ
ドメモリ１のアドレスＲ３が格納される。

上述の動作が繰返し行われ、スクラッチパッドメモリ１
への読出しアドレスとアドレスバッファ４に格納された
アドレスとの一致がコンパレータ９により検出されると
、オアゲート１３から中断信号１０５が出力され、装置
の動作が中断される。

この装置の動作の中断時に、データバッファ３のデータ
がアドレスバッファ４の指定するスクラッチパッドメモ
リ１のアドレスに書込まれ、その後に装置の動作が再開
される。

また、上述の動作が繰返し行われてデータバッファ３お
よびアドレスバッファ４に空きワートカなくなると、そ
の空きワードがなくなったことがコンパレータ１１で検
出されるので、オアゲート１３から中断信号１０５が出
力され、装置の動作が中断される。

この装置の動作の中断時にも、データバッファ３のデー
タがアドレスバッファ４の指定するスクラッチパッドメ
モリ１のアドレスに書込まれ、その後に装置の動作が再
開される。

このように、スクラッチパッドメモリ１に格納する演算
回路の演算結果をデータバッファ３に一時保持するよう
にすることによって、従来のように演算回路の演算結果
のスクラッチパッドメモリ１への格納が完了するまで待
つことなく、次の演算データをスクラッチパッドメモリ
１から読出すことができ、処理速度を向上させることが
できる。

発明の詳細 な説明したように本発明によれば、演算データを格納す
るスクラッチパッドメモリに書込むデータをデータバッ
ファに一時保持し、このデータバッファに保持されたデ
ータに対応するスクラッチパッドメモリのアドレスをア
ドレスバッファに保持するようにすることによって、演
算結果のスクラッチパッドメモリへの格納を待たずに次
の演算データの読出しを行うことができ、処理速度を向
上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイムチャート、
第３図は従来例の構成を示すブロック図、第４図は従来
例の動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・スクラッチパッドメモリ３・・・・・・
データバッファ ４・・・・・・アドレスバッファ ７・・・・・・セレクタ ８・・・・・・カウンタ ９〜１１・・・・・・コンパレータ １２・・・・・・アンドゲート １３・・・・・・オアゲート １４．１５・・・・・・ノットゲート

Claims (2)

【特許請求の範囲】
1. （１）演算データを格納するスクラッチパッドメモリを
   含む情報処理装置であって、前記スクラッチパッドメモ
   リに書込むデータを保持するデータバッファと、前記デ
   ータバッファに保持された前記データに対応する前記ス
   クラッチパッドメモリのアドレスを保持するアドレスバ
   ッファとを設けたことを特徴とする情報処理装置。
2. （２）前記データバッファにおける空きワードの有無を
   検出する検出手段と、前記アドレスバッファに保持され
   た前記アドレスと前記スクラッチパッドメモリへの読出
   しアドレスとを比較する比較手段と、前記検出手段によ
   り前記データバッファに空きワードが無いことが検出さ
   れるか、前記比較手段により一致が検出されたときに装
   置の動作を停止する停止手段と、前記スクラッチパッド
   メモリからの読出しが行われず、かつ前記データバッフ
   ァに前記データが保持されているときに該データを該デ
   ータに対応する前記アドレスバッファのアドレスにより
   前記スクラッチパッドメモリに書込む書込み手段とを設
   けたことを特徴とする請求項（１）記載の情報処理装置
   。