JPH0358246A - デバグ用データ出力回路 - Google Patents
デバグ用データ出力回路Info
- Publication number
- JPH0358246A JPH0358246A JP1195149A JP19514989A JPH0358246A JP H0358246 A JPH0358246 A JP H0358246A JP 1195149 A JP1195149 A JP 1195149A JP 19514989 A JP19514989 A JP 19514989A JP H0358246 A JPH0358246 A JP H0358246A
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデバグ用データ出力回路に関し、特に中央処理
装置に設けられた記憶装置中のデータを出力するための
デバグ用データ出力同路に関する。
装置に設けられた記憶装置中のデータを出力するための
デバグ用データ出力同路に関する。
従来技術
従来、中央処理装置が有する記憶装置中のあるアドレス
範囲に書かれたデータの内容を見る場合、記憶装置にお
いて指定されたアドレス範囲に書込みが行われたときに
、中央処理装置の動作を停１ヒさせ、記憶装置からマニ
ュアルで指定したアドレスの内容を読出す方式をとって
いる。
範囲に書かれたデータの内容を見る場合、記憶装置にお
いて指定されたアドレス範囲に書込みが行われたときに
、中央処理装置の動作を停１ヒさせ、記憶装置からマニ
ュアルで指定したアドレスの内容を読出す方式をとって
いる。
このような従来の情報処理装置では、中央処狸装置の動
作を停止させ、記憶装置からマニュアルで指定したアド
レスの内容を読出すようにしているので、たとえば通信
用のバッファとして使用されている場合、あるアドレス
範囲に連続して（ｉ’Ｊ Ｉ’ｉｆｆｌもデータが書込
まれても、書込みが行われている間は動作を停止するこ
とができないので、全てのデータを採取することはでき
ないという問題がある。
作を停止させ、記憶装置からマニュアルで指定したアド
レスの内容を読出すようにしているので、たとえば通信
用のバッファとして使用されている場合、あるアドレス
範囲に連続して（ｉ’Ｊ Ｉ’ｉｆｆｌもデータが書込
まれても、書込みが行われている間は動作を停止するこ
とができないので、全てのデータを採取することはでき
ないという問題がある。
発明の目的
本発明は上記のような従来のものの問題点を除去すべく
なされたもので、中央処理装置の動作を停１ｌ二するこ
となく、記憶装置上のあるエリアに書込まれたデータを
自動的に読出すことができるデバグ用データ出力回路の
提供を目的とする。
なされたもので、中央処理装置の動作を停１ｌ二するこ
となく、記憶装置上のあるエリアに書込まれたデータを
自動的に読出すことができるデバグ用データ出力回路の
提供を目的とする。
発明の構成
本発明によるデバグ用データ出力回路は、記憶装置を有
する情報処理装置のデバグ用データ出力回路であって、
外部から設定された第１のアドレスを保持する第１の保
持手段と、外部から設定され・た！Ｊ２のアドレスを保
持する第２の保持手段と、前記記憶装置に供給されるア
ドレスと前記第１のアドレスとを比較する第１の比較手
段と、前記記憶装置に供給されるアドレスと前記第２の
アドレスとを比較する第２の比較手段と、前記第１およ
び前記第２の比較手段で一致が検出されたとき、前記第
１のアドレスから前記第２のアドレスまでの前記記憶装
置のデータを外部に出力する出力手段とを有することを
特徴とする。
する情報処理装置のデバグ用データ出力回路であって、
外部から設定された第１のアドレスを保持する第１の保
持手段と、外部から設定され・た！Ｊ２のアドレスを保
持する第２の保持手段と、前記記憶装置に供給されるア
ドレスと前記第１のアドレスとを比較する第１の比較手
段と、前記記憶装置に供給されるアドレスと前記第２の
アドレスとを比較する第２の比較手段と、前記第１およ
び前記第２の比較手段で一致が検出されたとき、前記第
１のアドレスから前記第２のアドレスまでの前記記憶装
置のデータを外部に出力する出力手段とを有することを
特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構戊を示すブロック図であ
る。図において、実行制御部１はアドレスバスｌＯＯ上
にアドレスを出力することにより記憶装置２をアクセス
する。
る。図において、実行制御部１はアドレスバスｌＯＯ上
にアドレスを出力することにより記憶装置２をアクセス
する。
比較アドレスレジスタ３，４には図示せぬコンソールに
より外部から設定されたアドレスが保持されており、こ
れら比較アドレスレジスタ３，４に保持されたアドレス
は夫々比較回路５．６においてアドレスバスｌ００上に
出力されたアドレスと比較される。
より外部から設定されたアドレスが保持されており、こ
れら比較アドレスレジスタ３，４に保持されたアドレス
は夫々比較回路５．６においてアドレスバスｌ００上に
出力されたアドレスと比較される。
比較回路５．６はそれらアドレスの一致を検出すると、
夫々論理値“１“をアンドゲート８に出力する。
夫々論理値“１“をアンドゲート８に出力する。
アンドゲート８は比較回路５．６各々の比較結果の論理
積をとり、その演算結果をＤＭＡ（１）ｉｒｅａｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ）転送制御部７に出力する。
積をとり、その演算結果をＤＭＡ（１）ｉｒｅａｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ）転送制御部７に出力する。
すなわち、アンドゲート８は比較回路５．６の比較結果
が夫々一致を示すときに比較回路５．６から夫々論理値
“１”が出力されてくると、ＤＭＡ転送制御部７に転送
許可信号を出力する。
が夫々一致を示すときに比較回路５．６から夫々論理値
“１”が出力されてくると、ＤＭＡ転送制御部７に転送
許可信号を出力する。
ＤＭＡ転送制御部７はアンドゲート８から転送許可信号
が送られてくると、比較アドレスレジスタ３に保持され
たアドレスから比較アドレスレジスタ４に保持されたア
ドレスまでの記憶装置２のデータを図示せぬ出力バッフ
ァにＤＭＡ転送する。
が送られてくると、比較アドレスレジスタ３に保持され
たアドレスから比較アドレスレジスタ４に保持されたア
ドレスまでの記憶装置２のデータを図示せぬ出力バッフ
ァにＤＭＡ転送する。
たとえば、実行制御部１が記憶装置２のアドレスｒＸＸ
ＪからアドレスｒＹＹＪまでをバツファとして使用して
いるときに、そのアドレス範囲に書込まれているデータ
を見たい場合には、操作者はコンソールから比較アドレ
スレジスタ３にアドレスｒＸＸＪをセットし、比較アド
レスレジスタ４にアドレスｒＹＹＪをセットする。
ＪからアドレスｒＹＹＪまでをバツファとして使用して
いるときに、そのアドレス範囲に書込まれているデータ
を見たい場合には、操作者はコンソールから比較アドレ
スレジスタ３にアドレスｒＸＸＪをセットし、比較アド
レスレジスタ４にアドレスｒＹＹＪをセットする。
比較アドレスレジスタ３．４に夫々アドレスｒＸＸＪ
，ｒＹＹＪがセットされた後に、実行制御部ｌにより記
憶装置２のアドレスｒＸＸＪからアドレスｒＹＹＪまで
データが書込まれると、アドレスバス１００上にはアド
レスｒＸＸＪおよびアドレスｒＹＹＪが順次出力される
。
，ｒＹＹＪがセットされた後に、実行制御部ｌにより記
憶装置２のアドレスｒＸＸＪからアドレスｒＹＹＪまで
データが書込まれると、アドレスバス１００上にはアド
レスｒＸＸＪおよびアドレスｒＹＹＪが順次出力される
。
アドレスバスｌ００上にアドレス「ＸＸ」およびアドレ
スｒＹＹＪが順次出力されると、比較回路５ ６におい
て夫々比較アドレスレジスタ３．４に保持されたアドレ
スｒＸＸｊ ，ｒＹＹＪとの一致が検出され、夫々アン
ドゲート８に論理値”１”が出力される。
スｒＹＹＪが順次出力されると、比較回路５ ６におい
て夫々比較アドレスレジスタ３．４に保持されたアドレ
スｒＸＸｊ ，ｒＹＹＪとの一致が検出され、夫々アン
ドゲート８に論理値”１”が出力される。
比較回路５，６からアンドゲート８に論理値′１”が出
力されることにより、アンドゲート８からＤＭＡ転送制
御部７に転送許可信号が出力されると、ＤＭＡ転送制御
部７は比較アドレスレジスタ３．４に夫々保持されたア
ドレスｒＸＸＪ ，ｒＹＹＪを読出して記憶装置２に供
給することにより、記憶装置２のアドレスｒＸＸＪから
アドレス「ＹＹ」までのデータを読出して出力バツファ
にＤＭＡ転送する。
力されることにより、アンドゲート８からＤＭＡ転送制
御部７に転送許可信号が出力されると、ＤＭＡ転送制御
部７は比較アドレスレジスタ３．４に夫々保持されたア
ドレスｒＸＸＪ ，ｒＹＹＪを読出して記憶装置２に供
給することにより、記憶装置２のアドレスｒＸＸＪから
アドレス「ＹＹ」までのデータを読出して出力バツファ
にＤＭＡ転送する。
このように、コンソールにより外部から比較アドレスレ
ジスタ３．４に夫々設定されたアドレスとアドレスバス
ｌ００上のアドレスとの一致が比較回路５．６で検出さ
れたとき、ＤＭＡ転送制御部７により記憶装置２から比
較アドレスレジスタ３，４に保持されたアドレスによっ
て指定されるアドレス範囲のデータを読出して外部に出
力するようにすることによって、実行制御部１の処理動
作を停止することなく、比較アドレスレジスタ３，４に
保持されたアドレスによって指定される記憶装置２のア
ドレスのデータを自動的に読出して出力することができ
る。
ジスタ３．４に夫々設定されたアドレスとアドレスバス
ｌ００上のアドレスとの一致が比較回路５．６で検出さ
れたとき、ＤＭＡ転送制御部７により記憶装置２から比
較アドレスレジスタ３，４に保持されたアドレスによっ
て指定されるアドレス範囲のデータを読出して外部に出
力するようにすることによって、実行制御部１の処理動
作を停止することなく、比較アドレスレジスタ３，４に
保持されたアドレスによって指定される記憶装置２のア
ドレスのデータを自動的に読出して出力することができ
る。
発明の効果
以上説明したように本発明によれば、記憶装置に供給さ
れるアドレスと外部から設定された第１および第２のア
ドレスとの一致が夫々検出されたとき、第１および第２
のアドレスによって指定される範囲のデータを記憶装置
から読出して外部に出力するようにすることによって、
該記憶装置を有する中央処理装置の動作を停止すること
なく、該記憶装置上のあるエリアに書込まれたデータを
自動的に読出すことができるという効果がある。
れるアドレスと外部から設定された第１および第２のア
ドレスとの一致が夫々検出されたとき、第１および第２
のアドレスによって指定される範囲のデータを記憶装置
から読出して外部に出力するようにすることによって、
該記憶装置を有する中央処理装置の動作を停止すること
なく、該記憶装置上のあるエリアに書込まれたデータを
自動的に読出すことができるという効果がある。
第１図は本発明の一実施例の横戒を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・実行制御部 ２・・・・・・記憶装置 ３ ４・・・・・・比中交アドレスレジスタ５．６・・
・・・・比較回路 ７・・・・・・ＤＭＡ転送制御部 ８・・・・・・アンドゲート
る。 主要部分の符号の説明 １・・・・・・実行制御部 ２・・・・・・記憶装置 ３ ４・・・・・・比中交アドレスレジスタ５．６・・
・・・・比較回路 ７・・・・・・ＤＭＡ転送制御部 ８・・・・・・アンドゲート
Claims (1)
- （１）記憶装置を有する情報処理装置のデバグ用データ
出力回路であって、外部から設定された第１のアドレス
を保持する第１の保持手段と、外部から設定された第２
のアドレスを保持する第２の保持手段と、前記記憶装置
に供給されるアドレスと前記第１のアドレスとを比較す
る第１の比較手段と、前記記憶装置に供給されるアドレ
スと前記第２のアドレスとを比較する第２の比較手段と
、前記第１および前記第２の比較手段で一致が検出され
たとき、前記第１のアドレスから前記第２のアドレスま
での前記記憶装置のデータを外部に出力する出力手段と
を有することを特徴とするデバグ用データ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195149A JPH0358246A (ja) | 1989-07-27 | 1989-07-27 | デバグ用データ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195149A JPH0358246A (ja) | 1989-07-27 | 1989-07-27 | デバグ用データ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358246A true JPH0358246A (ja) | 1991-03-13 |
Family
ID=16336249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195149A Pending JPH0358246A (ja) | 1989-07-27 | 1989-07-27 | デバグ用データ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358246A (ja) |
-
1989
- 1989-07-27 JP JP1195149A patent/JPH0358246A/ja active Pending
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