JPH0561839A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0561839A JPH0561839A JP25314791A JP25314791A JPH0561839A JP H0561839 A JPH0561839 A JP H0561839A JP 25314791 A JP25314791 A JP 25314791A JP 25314791 A JP25314791 A JP 25314791A JP H0561839 A JPH0561839 A JP H0561839A
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- Japan
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- data
- cpu
- data transfer
- transfer
- central processing
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Abstract
(57)【要約】
【目的】 部品と配線とを増加することなく、ＣＰＵ間
のデータ転送を可能とする。 【構成】 ＣＰＵ２からＣＰＵ４に対してデータ転送を
行う場合、ＣＰＵ２は共有メモリ６にデータを書込み、
特定アドレスに転送先の共有メモリ８の識別子とデータ
転送数とを書込む。データ転送回路１はデータ転送要求
のあったＣＰＵ２に対応する共有メモリ６の特定アドレ
スからその内容を読出す。データ転送回路１はその内容
にしたがって共有メモリ６，８間でデータ転送を行う。
ＣＰＵ４は共有メモリ８から該データを読出すことによ
って、ＣＰＵ２からＣＰＵ４へのデータ転送が終了す
る。
のデータ転送を可能とする。 【構成】 ＣＰＵ２からＣＰＵ４に対してデータ転送を
行う場合、ＣＰＵ２は共有メモリ６にデータを書込み、
特定アドレスに転送先の共有メモリ８の識別子とデータ
転送数とを書込む。データ転送回路１はデータ転送要求
のあったＣＰＵ２に対応する共有メモリ６の特定アドレ
スからその内容を読出す。データ転送回路１はその内容
にしたがって共有メモリ６，８間でデータ転送を行う。
ＣＰＵ４は共有メモリ８から該データを読出すことによ
って、ＣＰＵ２からＣＰＵ４へのデータ転送が終了す
る。
Description
【０００１】
【技術分野】本発明はデータ転送装置に関し、特に４台
以上のＣＰＵ（中央処理装置）間のデータ転送方法に関
する。
以上のＣＰＵ（中央処理装置）間のデータ転送方法に関
する。
【０００２】
【従来技術】従来、ＣＰＵ間のデータ転送方法において
は、ＣＰＵ間毎に共有メモリ（DPM：Dual Port Memor
y）を設け、この共有メモリを用いてＣＰＵ間のデータ
転送を行っている。
は、ＣＰＵ間毎に共有メモリ（DPM：Dual Port Memor
y）を設け、この共有メモリを用いてＣＰＵ間のデータ
転送を行っている。
【０００３】このような従来のデータ転送方法では、Ｃ
ＰＵ間でデータ転送が必要な区間毎に共有メモリを必要
とするので、部品と配線とが増加するという欠点があ
る。
ＰＵ間でデータ転送が必要な区間毎に共有メモリを必要
とするので、部品と配線とが増加するという欠点があ
る。
【０００４】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、部品と配線とを増加する
ことなく、ＣＰＵ間のデータ転送を可能とすることがで
きるデータ転送装置の提供を目的とする。
を除去すべくなされたもので、部品と配線とを増加する
ことなく、ＣＰＵ間のデータ転送を可能とすることがで
きるデータ転送装置の提供を目的とする。
【０００５】
【発明の構成】本発明によるデータ転送装置は、各々対
応する複数の共有メモリに接続された複数の中央処理装
置と、前記複数の共有メモリ各々を相互に接続するバス
と、前記複数の中央処理装置のうちの一つから他の中央
処理装置にデータを転送するときに前記複数の中央処理
装置のうちの一つに対応する共有メモリに書込まれた転
送要求を読出す読出し手段と、前記読出し手段によって
読出された前記転送要求に応じて前記複数の中央処理装
置のうちの一つに対応する共有メモリのデータを前記他
の中央処理装置に対応する共有メモリに前記バスを介し
て転送する転送手段とを有することを特徴とする。
応する複数の共有メモリに接続された複数の中央処理装
置と、前記複数の共有メモリ各々を相互に接続するバス
と、前記複数の中央処理装置のうちの一つから他の中央
処理装置にデータを転送するときに前記複数の中央処理
装置のうちの一つに対応する共有メモリに書込まれた転
送要求を読出す読出し手段と、前記読出し手段によって
読出された前記転送要求に応じて前記複数の中央処理装
置のうちの一つに対応する共有メモリのデータを前記他
の中央処理装置に対応する共有メモリに前記バスを介し
て転送する転送手段とを有することを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＣＰＵ２〜５は夫々ＣＰＵ
バス101 〜104 を介して共有メモリ（ＤＰＭ）６〜９に
１対１で接続されている。これら共有メモリ６〜９のＣ
ＰＵ２〜５側と接続されていない方にはＣＰＵバス100
を介して共有メモリ（ＤＰＭ）間データ転送回路（以下
データ転送回路とする）１が接続されるとともに、各々
相互に接続されている。また、データ転送回路１にはＣ
ＰＵ２〜５から夫々データ転送要求信号121 ，131 ，14
1 ，151 が入力されるようになっている。
ック図である。図において、ＣＰＵ２〜５は夫々ＣＰＵ
バス101 〜104 を介して共有メモリ（ＤＰＭ）６〜９に
１対１で接続されている。これら共有メモリ６〜９のＣ
ＰＵ２〜５側と接続されていない方にはＣＰＵバス100
を介して共有メモリ（ＤＰＭ）間データ転送回路（以下
データ転送回路とする）１が接続されるとともに、各々
相互に接続されている。また、データ転送回路１にはＣ
ＰＵ２〜５から夫々データ転送要求信号121 ，131 ，14
1 ，151 が入力されるようになっている。
【０００８】図２は図１のデータ転送回路１の構成を示
すブロック図である。図において、データ転送回路１は
ＣＰＵ２〜５各々からのデータ転送要求信号121 ，131
，141 ，151 を受付けるデータ転送要求受付部１１
と、共有メモリ６〜９各々から転送先およびデータ転送
数を読出す転送命令読出し部１２と、共有メモリ６〜９
間のデータ転送を制御するデータ転送制御部１３と、共
有メモリ６〜９間のデータ転送を行うデータ転送部１４
とからなる。
すブロック図である。図において、データ転送回路１は
ＣＰＵ２〜５各々からのデータ転送要求信号121 ，131
，141 ，151 を受付けるデータ転送要求受付部１１
と、共有メモリ６〜９各々から転送先およびデータ転送
数を読出す転送命令読出し部１２と、共有メモリ６〜９
間のデータ転送を制御するデータ転送制御部１３と、共
有メモリ６〜９間のデータ転送を行うデータ転送部１４
とからなる。
【０００９】これら図１および図２を用いて本発明の一
実施例の動作について説明する。ＣＰＵ２がＣＰＵ３〜
５に対してデータ転送を行う場合、ＣＰＵ２がＣＰＵバ
ス101 を介して共有メモリ６にデータを書込み、ＣＰＵ
３〜５が各々対応する共有メモリ７〜９から該データを
読出すことによって行われる。
実施例の動作について説明する。ＣＰＵ２がＣＰＵ３〜
５に対してデータ転送を行う場合、ＣＰＵ２がＣＰＵバ
ス101 を介して共有メモリ６にデータを書込み、ＣＰＵ
３〜５が各々対応する共有メモリ７〜９から該データを
読出すことによって行われる。
【００１０】また、ＣＰＵ３〜５各々が他のＣＰＵに対
してデータ転送を行う場合も、ＣＰＵ３〜５が夫々ＣＰ
Ｕバス102 〜104 を介して対応する共有メモリ７〜９に
データを書込むことによって行われる。
してデータ転送を行う場合も、ＣＰＵ３〜５が夫々ＣＰ
Ｕバス102 〜104 を介して対応する共有メモリ７〜９に
データを書込むことによって行われる。
【００１１】例えば、ＣＰＵ２がＣＰＵ４に対してデー
タ転送を行う場合、ＣＰＵ２はＣＰＵバス101 を介して
共有メモリ６にデータを書込むとともに、共有メモリ６
の特定のアドレスに転送先であるＣＰＵ４に対応する共
有メモリ８の識別子とデータ転送数とを書込む。このと
き、ＣＰＵ２はデータ転送回路１に対してデータ転送要
求信号121 によってデータ転送要求を行う。
タ転送を行う場合、ＣＰＵ２はＣＰＵバス101 を介して
共有メモリ６にデータを書込むとともに、共有メモリ６
の特定のアドレスに転送先であるＣＰＵ４に対応する共
有メモリ８の識別子とデータ転送数とを書込む。このと
き、ＣＰＵ２はデータ転送回路１に対してデータ転送要
求信号121 によってデータ転送要求を行う。
【００１２】データ転送回路１ではデータ転送要求受付
け部１１がＣＰＵ２からのデータ転送要求信号121 を受
付けると、データ転送要求のあったＣＰＵ２を転送命令
読出し部１２に通知する。転送命令読出し部１２はデー
タ転送部１４を用いて、データ転送要求受付け部１１か
ら通知されたＣＰＵ２に対応する共有メモリ６の特定ア
ドレスからその内容を読出す。転送命令読出し部１２は
その内容からＣＰＵ２からのデータ転送要求がＣＰＵ４
に対するものであることを検出すると、その旨をデータ
転送制御部１３に通知する。
け部１１がＣＰＵ２からのデータ転送要求信号121 を受
付けると、データ転送要求のあったＣＰＵ２を転送命令
読出し部１２に通知する。転送命令読出し部１２はデー
タ転送部１４を用いて、データ転送要求受付け部１１か
ら通知されたＣＰＵ２に対応する共有メモリ６の特定ア
ドレスからその内容を読出す。転送命令読出し部１２は
その内容からＣＰＵ２からのデータ転送要求がＣＰＵ４
に対するものであることを検出すると、その旨をデータ
転送制御部１３に通知する。
【００１３】データ転送制御部１３は転送命令読出し部
１２から通知された共有メモリ６，８間でのデータ転送
を制御する。ＣＰＵ４は共有メモリ８に共有メモリ６か
らのデータが書込まれると、ＣＰＵバス103 を介して共
有メモリ８から該データを読出す。これによって、ＣＰ
Ｕ２からＣＰＵ４へのデータ転送が行われる。
１２から通知された共有メモリ６，８間でのデータ転送
を制御する。ＣＰＵ４は共有メモリ８に共有メモリ６か
らのデータが書込まれると、ＣＰＵバス103 を介して共
有メモリ８から該データを読出す。これによって、ＣＰ
Ｕ２からＣＰＵ４へのデータ転送が行われる。
【００１４】尚、ＣＰＵ３〜５から他のＣＰＵに対して
データ転送を行う場合にも、各々対応する共有メモリ７
〜９にデータを書込むとともに、共有メモリ７〜９各々
の特定アドレスに転送先の共有メモリの識別子とデータ
転送数とを書込み、データ転送要求信号131 ，141 ，15
1 をデータ転送回路１に出力することによって行われ
る。
データ転送を行う場合にも、各々対応する共有メモリ７
〜９にデータを書込むとともに、共有メモリ７〜９各々
の特定アドレスに転送先の共有メモリの識別子とデータ
転送数とを書込み、データ転送要求信号131 ，141 ，15
1 をデータ転送回路１に出力することによって行われ
る。
【００１５】このように、ＣＰＵ２〜５から他のＣＰＵ
にデータ転送を行う場合、ＣＰＵ２〜５各々に対応する
共有メモリ６〜９の特定アドレスに転送先であるＣＰＵ
に対応する共有メモリの識別子を書込んでおき、その共
有メモリ６〜９の特定アドレスの内容にしたがってＣＰ
Ｕ２〜５からデータが書込まれた共有メモリ６〜９と他
のＣＰＵに対応する共有メモリとの間でデータ転送を行
うようにすることによって、ＣＰＵ２〜５間に夫々共有
メモリを設けることなく、つまり共有メモリを増やすこ
となく、ＣＰＵ２〜５間のデータ転送を行うことができ
る。従来、ＣＰＵ２〜５各々の間でデータ転送を行う場
合、ＣＰＵ２〜５間に夫々共有メモリを設けているの
で、共有メモリの数が６個必要であったが、本発明の一
実施例ではＣＰＵ２〜５各々に対応する共有メモリ６〜
９を設ければよいので、共有メモリの数は４個で済む。
よって、部品と配線とを増加することなく、ＣＰＵ２〜
５間のデータ転送を可能とすることができる。
にデータ転送を行う場合、ＣＰＵ２〜５各々に対応する
共有メモリ６〜９の特定アドレスに転送先であるＣＰＵ
に対応する共有メモリの識別子を書込んでおき、その共
有メモリ６〜９の特定アドレスの内容にしたがってＣＰ
Ｕ２〜５からデータが書込まれた共有メモリ６〜９と他
のＣＰＵに対応する共有メモリとの間でデータ転送を行
うようにすることによって、ＣＰＵ２〜５間に夫々共有
メモリを設けることなく、つまり共有メモリを増やすこ
となく、ＣＰＵ２〜５間のデータ転送を行うことができ
る。従来、ＣＰＵ２〜５各々の間でデータ転送を行う場
合、ＣＰＵ２〜５間に夫々共有メモリを設けているの
で、共有メモリの数が６個必要であったが、本発明の一
実施例ではＣＰＵ２〜５各々に対応する共有メモリ６〜
９を設ければよいので、共有メモリの数は４個で済む。
よって、部品と配線とを増加することなく、ＣＰＵ２〜
５間のデータ転送を可能とすることができる。
【００１６】
【発明の効果】以上説明したように本発明によれば、複
数の中央処理装置のうちの一つから他の中央処理装置に
データを転送するとき、データ転送回路によって複数の
中央処理装置のうちの一つに対応する共有メモリに書込
まれた転送要求を読出し、この読出された転送要求に応
じて複数の中央処理装置のうちの一つに対応する共有メ
モリのデータを他の中央処理装置に対応する共有メモリ
に転送するようにすることによって、部品と配線とを増
加することなく、ＣＰＵ間のデータ転送を可能とするこ
とができるという効果がある。
数の中央処理装置のうちの一つから他の中央処理装置に
データを転送するとき、データ転送回路によって複数の
中央処理装置のうちの一つに対応する共有メモリに書込
まれた転送要求を読出し、この読出された転送要求に応
じて複数の中央処理装置のうちの一つに対応する共有メ
モリのデータを他の中央処理装置に対応する共有メモリ
に転送するようにすることによって、部品と配線とを増
加することなく、ＣＰＵ間のデータ転送を可能とするこ
とができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の共有メモリ間データ転送回路の構成を示
すブロック図である。
すブロック図である。
１ 共有メモリ間データ転送回路 ２〜５ ＣＰＵ ６〜９ 共有メモリ １１ データ転送要求受付け部 １２ 転送命令読出し部 １３ データ転送制御部 １４ データ転送部
Claims (1)
- 【請求項１】 各々対応する複数の共有メモリに接続さ
れた複数の中央処理装置と、前記複数の共有メモリ各々
を相互に接続するバスと、前記複数の中央処理装置のう
ちの一つから他の中央処理装置にデータを転送するとき
に前記複数の中央処理装置のうちの一つに対応する共有
メモリに書込まれた転送要求を読出す読出し手段と、前
記読出し手段によって読出された前記転送要求に応じて
前記複数の中央処理装置のうちの一つに対応する共有メ
モリのデータを前記他の中央処理装置に対応する共有メ
モリに前記バスを介して転送する転送手段とを有するこ
とを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25314791A JPH0561839A (ja) | 1991-09-04 | 1991-09-04 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25314791A JPH0561839A (ja) | 1991-09-04 | 1991-09-04 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561839A true JPH0561839A (ja) | 1993-03-12 |
Family
ID=17247177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25314791A Pending JPH0561839A (ja) | 1991-09-04 | 1991-09-04 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561839A (ja) |
-
1991
- 1991-09-04 JP JP25314791A patent/JPH0561839A/ja active Pending
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