JPH1091394A - Ｉ／ｏコントローラ - Google Patents
Ｉ／ｏコントローラInfo
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- JPH1091394A JPH1091394A JP24197296A JP24197296A JPH1091394A JP H1091394 A JPH1091394 A JP H1091394A JP 24197296 A JP24197296 A JP 24197296A JP 24197296 A JP24197296 A JP 24197296A JP H1091394 A JPH1091394 A JP H1091394A
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- data
- output
- buffer
- interrupt
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Abstract
(57)【要約】
【課題】 負荷が変動した場合でも、ソフトウェア、ハ
ードウェアを変更することなく、最適なタイミングでの
割り込み信号の発生が可能とする。 【解決手段】 ＣＰＵ１０に転送される入力データを保
持する入力ＦＩＦＯバッファ３と、Ｉ／Ｏデバイス６へ
転送される出力データを保持する出力ＦＩＦＯバッファ
４と、入力ＦＩＦＯバッファ３または出力ＦＩＦＯバッ
ファ４内のデータ数がスレッショルド値を越えたことと
を検出するスレッショルド検出回路２と、スレッショル
ド検出回路２の出力により割り込み信号を発生する割り
込み回路５と、割り込み回路５により割り込みを発生し
てから、割り込み処理により入力ＦＩＦＯバッファ３お
よび出力ＦＩＦＯバッファ４のデータが処理されるまで
の間の格納されているデータ数の変化量を監視するレイ
テンシ監視回路１から構成される。
ードウェアを変更することなく、最適なタイミングでの
割り込み信号の発生が可能とする。 【解決手段】 ＣＰＵ１０に転送される入力データを保
持する入力ＦＩＦＯバッファ３と、Ｉ／Ｏデバイス６へ
転送される出力データを保持する出力ＦＩＦＯバッファ
４と、入力ＦＩＦＯバッファ３または出力ＦＩＦＯバッ
ファ４内のデータ数がスレッショルド値を越えたことと
を検出するスレッショルド検出回路２と、スレッショル
ド検出回路２の出力により割り込み信号を発生する割り
込み回路５と、割り込み回路５により割り込みを発生し
てから、割り込み処理により入力ＦＩＦＯバッファ３お
よび出力ＦＩＦＯバッファ４のデータが処理されるまで
の間の格納されているデータ数の変化量を監視するレイ
テンシ監視回路１から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｉ／Ｏコントロー
ラに関し、特に、ＣＰＵに対して割り込みを発生するＩ
／Ｏコントローラに関する。
ラに関し、特に、ＣＰＵに対して割り込みを発生するＩ
／Ｏコントローラに関する。
【０００２】
【従来の技術】周辺装置とのデータの入出力を行う従来
のＩ／Ｏコントローラでは、データを一時的にためてお
くバッファを持ち、バッファ内のデータがあるスレッシ
ョルドを超えたときにＣＰＵに対して割り込みを通知
し、ＣＰＵはバッファのデータを引き取ったり、バッフ
ァにデータを供給する処理を行っている。たとえば、
「特開平０４−２７０４４１号公報」記載の技術ではス
レッショルド値は固定値か、ソフトウェアによりあらか
じめ設定された値が用いられている。
のＩ／Ｏコントローラでは、データを一時的にためてお
くバッファを持ち、バッファ内のデータがあるスレッシ
ョルドを超えたときにＣＰＵに対して割り込みを通知
し、ＣＰＵはバッファのデータを引き取ったり、バッフ
ァにデータを供給する処理を行っている。たとえば、
「特開平０４−２７０４４１号公報」記載の技術ではス
レッショルド値は固定値か、ソフトウェアによりあらか
じめ設定された値が用いられている。
【０００３】
【発明が解決しようとする課題】上述した従来のＩ／Ｏ
コントローラでは、割り込みを通知するタイミングを決
定するスレッショルドはあらかじめソフトウェアにより
プログラムされた値を用いているため、スレッショルド
が大きすぎると、システムの負荷が高い場合などに割り
込み処理が間に合わずに、バッファがオーバーフローし
たり、データの供給が間に合わずにアンダーフローなど
のエラーを起こすという問題がある。また、スレッショ
ルドを小さくしすぎると、割り込みが頻繁に発生して割
り込み処理のためのタスクスイッチ等のオーバーヘッド
によりシステムの処理能力が低下してしまうという問題
がある。
コントローラでは、割り込みを通知するタイミングを決
定するスレッショルドはあらかじめソフトウェアにより
プログラムされた値を用いているため、スレッショルド
が大きすぎると、システムの負荷が高い場合などに割り
込み処理が間に合わずに、バッファがオーバーフローし
たり、データの供給が間に合わずにアンダーフローなど
のエラーを起こすという問題がある。また、スレッショ
ルドを小さくしすぎると、割り込みが頻繁に発生して割
り込み処理のためのタスクスイッチ等のオーバーヘッド
によりシステムの処理能力が低下してしまうという問題
がある。
【０００４】
【課題を解決するための手段】本発明の第１のＩ／Ｏコ
ントローラは、Ｉ／Ｏデバイスからの入力データを保持
する入力バッファと、前記Ｉ／Ｏデバイスへの出力デー
タを保持する出力バッファと、前記入力バッファおよび
前記出力バッファに格納されたデータ数がスレッショル
ド値を越えるとＣＰＵに対して割り込みを発生する割り
込み回路と、前記スレッショルド値を前記データ数に応
じて自動的に増減するレイテンシ監視回路とを備える。
ントローラは、Ｉ／Ｏデバイスからの入力データを保持
する入力バッファと、前記Ｉ／Ｏデバイスへの出力デー
タを保持する出力バッファと、前記入力バッファおよび
前記出力バッファに格納されたデータ数がスレッショル
ド値を越えるとＣＰＵに対して割り込みを発生する割り
込み回路と、前記スレッショルド値を前記データ数に応
じて自動的に増減するレイテンシ監視回路とを備える。
【０００５】本発明の第２のＩ／Ｏコントローラは、
（ａ）Ｉ／Ｏデバイスへの入力データを保持する入力Ｆ
ＩＦＯバッファと、（ｂ）前記Ｉ／Ｏデバイスからの出
力データを保持する出力ＦＩＦＯバッファと、（ｃ）前
記入力ＦＩＦＯバッファおよび前記出力ＦＩＦＯバッフ
ァに格納されているデータ数とスレッショルド値とを比
較するスレッショルド検出回路と、（ｄ）前記スレッシ
ョルド検出回路の出力により割り込み信号を発生する割
り込み回路と、（ｅ）前記割り込み信号が発生してから
割り込み処理により前記入力ＦＩＦＯバッファ、前記出
力ＦＩＦＯバッファがアクセスされるまでの間のデータ
数の変化量を監視することによりシステムバスの負荷を
測定し、前記スレッショルド検出回路で検出するスレッ
ショルド値を増減させ、割り込みを発生するタイミング
を自動的に最適なタイミングに調整するレイテンシ監視
回路と、を持つ。
（ａ）Ｉ／Ｏデバイスへの入力データを保持する入力Ｆ
ＩＦＯバッファと、（ｂ）前記Ｉ／Ｏデバイスからの出
力データを保持する出力ＦＩＦＯバッファと、（ｃ）前
記入力ＦＩＦＯバッファおよび前記出力ＦＩＦＯバッフ
ァに格納されているデータ数とスレッショルド値とを比
較するスレッショルド検出回路と、（ｄ）前記スレッシ
ョルド検出回路の出力により割り込み信号を発生する割
り込み回路と、（ｅ）前記割り込み信号が発生してから
割り込み処理により前記入力ＦＩＦＯバッファ、前記出
力ＦＩＦＯバッファがアクセスされるまでの間のデータ
数の変化量を監視することによりシステムバスの負荷を
測定し、前記スレッショルド検出回路で検出するスレッ
ショルド値を増減させ、割り込みを発生するタイミング
を自動的に最適なタイミングに調整するレイテンシ監視
回路と、を持つ。
【０００６】本発明の第３のＩ／Ｏコントローラは、前
記第２のＩ／Ｏコントローラであって、前記レイテンシ
監視回路が、システムバスの負荷が高い場合には、スレ
ッショルドの値を小さくし、前記システムバスの負荷が
低い場合にはスレッショルドの値を大きくすることによ
り、負荷に応じて最適なタイミングで割り込みを発生す
る機能を持つ。
記第２のＩ／Ｏコントローラであって、前記レイテンシ
監視回路が、システムバスの負荷が高い場合には、スレ
ッショルドの値を小さくし、前記システムバスの負荷が
低い場合にはスレッショルドの値を大きくすることによ
り、負荷に応じて最適なタイミングで割り込みを発生す
る機能を持つ。
【０００７】本発明の第４のＩ／Ｏコントローラは、前
記第２のＩ／Ｏコントローラであって、前記入力バッフ
ァに格納されている入力データ数が第１のスレッショル
ド値にあらかじめ定められた第１の数値を加えた値より
小である場合に前記第１のスレッショルド値を増加さ
せ、前記入力データ数が前記第１のスレッショルド値に
あらかじめ定められた第２の数値を加えた値より大であ
る場合に前記第１のスレッショルド値を減少させ、前記
出力バッファに格納されている出力データ数が前記出力
バッファのバッファ数から第２のスレッショルド値およ
びあらかじめ定められた第３の数値を減じた値より大で
ある場合に前記第２のスレッショルド値を増加させ、前
記出力データ数が前記バッファ数から第２のスレッショ
ルド値およびあらかじめ定められた第４の数値を減じた
値より小である場合に前記第２のスレッショルド値を減
少させる機能を持つ。
記第２のＩ／Ｏコントローラであって、前記入力バッフ
ァに格納されている入力データ数が第１のスレッショル
ド値にあらかじめ定められた第１の数値を加えた値より
小である場合に前記第１のスレッショルド値を増加さ
せ、前記入力データ数が前記第１のスレッショルド値に
あらかじめ定められた第２の数値を加えた値より大であ
る場合に前記第１のスレッショルド値を減少させ、前記
出力バッファに格納されている出力データ数が前記出力
バッファのバッファ数から第２のスレッショルド値およ
びあらかじめ定められた第３の数値を減じた値より大で
ある場合に前記第２のスレッショルド値を増加させ、前
記出力データ数が前記バッファ数から第２のスレッショ
ルド値およびあらかじめ定められた第４の数値を減じた
値より小である場合に前記第２のスレッショルド値を減
少させる機能を持つ。
【０００８】
【発明の実施の形態】図１は本発明のＩ／Ｏコントロー
ラの構成を示すブロック図である。図１を参照すると、
本発明のＩ／Ｏコントローラは、Ｉ／Ｏデバイス６から
システムバス１１を介してＣＰＵ１０に転送される入力
データを保持する入力ＦＩＦＯバッファ３と、システム
バス１１を介してＣＰＵ１０からＩ／Ｏデバイス６へ転
送される出力データを保持する出力ＦＩＦＯバッファ４
と、入力ＦＩＦＯバッファ３または出力ＦＩＦＯバッフ
ァ４内のデータ数がスレッショルド値を越えたこととを
検出するスレッショルド検出回路２と、スレッショルド
検出回路２の出力により割り込み信号を発生する割り込
み回路５と、割り込み回路５により割り込みを発生して
から、割り込み処理により入力ＦＩＦＯバッファ３およ
び出力ＦＩＦＯバッファ４のデータが処理されるまでの
間の格納されているデータ数の変化量を監視するレイテ
ンシ監視回路１から構成される。
ラの構成を示すブロック図である。図１を参照すると、
本発明のＩ／Ｏコントローラは、Ｉ／Ｏデバイス６から
システムバス１１を介してＣＰＵ１０に転送される入力
データを保持する入力ＦＩＦＯバッファ３と、システム
バス１１を介してＣＰＵ１０からＩ／Ｏデバイス６へ転
送される出力データを保持する出力ＦＩＦＯバッファ４
と、入力ＦＩＦＯバッファ３または出力ＦＩＦＯバッフ
ァ４内のデータ数がスレッショルド値を越えたこととを
検出するスレッショルド検出回路２と、スレッショルド
検出回路２の出力により割り込み信号を発生する割り込
み回路５と、割り込み回路５により割り込みを発生して
から、割り込み処理により入力ＦＩＦＯバッファ３およ
び出力ＦＩＦＯバッファ４のデータが処理されるまでの
間の格納されているデータ数の変化量を監視するレイテ
ンシ監視回路１から構成される。
【０００９】レイテンシ監視回路１の出力によりスレッ
ショルド検出回路２で検出するスレッショルド値を変化
させ、システムの負荷に応じて最適のスレッショルド値
となるように調整される。
ショルド検出回路２で検出するスレッショルド値を変化
させ、システムの負荷に応じて最適のスレッショルド値
となるように調整される。
【００１０】Ｉ／Ｏデバイス６からデータをリードする
場合、Ｉ／Ｏデバイス６からの入力データは入力ＦＩＦ
Ｏバッファ３に保持される。通常、Ｉ／Ｏデバイス６か
ら入力ＦＩＦＯバッファ３への転送速度より、入力バッ
ファ３からＣＰＵ１０へのデータの引き取りの速度の方
が早いため、ある程度までデータがたまった時点でＣＰ
Ｕ１０に対して割り込み信号で通知する。
場合、Ｉ／Ｏデバイス６からの入力データは入力ＦＩＦ
Ｏバッファ３に保持される。通常、Ｉ／Ｏデバイス６か
ら入力ＦＩＦＯバッファ３への転送速度より、入力バッ
ファ３からＣＰＵ１０へのデータの引き取りの速度の方
が早いため、ある程度までデータがたまった時点でＣＰ
Ｕ１０に対して割り込み信号で通知する。
【００１１】このとき、どの程度データがたまった時に
割り込みを通知するかはスレッショルド検出回路２に設
定されたスレッショルド値によって決定される。
割り込みを通知するかはスレッショルド検出回路２に設
定されたスレッショルド値によって決定される。
【００１２】Ｉ／Ｏデバイス６へのライト時も同様にＩ
／Ｏデバイス６へのデータは出力ＦＩＦＯに一時的に保
持され、Ｉ／Ｏデバイス６へと出力される。通常、出力
ＦＩＦＯバッファ４からＩ／Ｏデバイス６への転送速度
よりＣＰＵ１０から出力ＦＩＦＯバッファ４へのデータ
供給の速度の方が早いため、ＦＩＦＯバッファ４は一時
的に一杯の状態になり、Ｉ／Ｏデバイス６へデータが出
力されていき、ＦＩＦＯバッファ５に残っているデータ
がスレッショルド値を下回った時点でＣＰＵ１０に対し
て割り込み信号で通知する。
／Ｏデバイス６へのデータは出力ＦＩＦＯに一時的に保
持され、Ｉ／Ｏデバイス６へと出力される。通常、出力
ＦＩＦＯバッファ４からＩ／Ｏデバイス６への転送速度
よりＣＰＵ１０から出力ＦＩＦＯバッファ４へのデータ
供給の速度の方が早いため、ＦＩＦＯバッファ４は一時
的に一杯の状態になり、Ｉ／Ｏデバイス６へデータが出
力されていき、ＦＩＦＯバッファ５に残っているデータ
がスレッショルド値を下回った時点でＣＰＵ１０に対し
て割り込み信号で通知する。
【００１３】スレッショルドに達して割り込み信号を発
生してから、ＦＩＦＯバッファのデータが処理されるま
での間にリードの場合はＦＩＦＯバッファにどのくらい
のデータがたまったか、ライトの場合にはどれくらいデ
ータが吐き出されたかをレイテンシ監視回路１で監視
し、その値が小さい場合にはスレッショルド値を増加
し、大きい場合にはスレッショルド値を減少する。ただ
し、急激な負荷の変化に備えて、スレッショルド値は所
定の範囲内での増減にとどめる。
生してから、ＦＩＦＯバッファのデータが処理されるま
での間にリードの場合はＦＩＦＯバッファにどのくらい
のデータがたまったか、ライトの場合にはどれくらいデ
ータが吐き出されたかをレイテンシ監視回路１で監視
し、その値が小さい場合にはスレッショルド値を増加
し、大きい場合にはスレッショルド値を減少する。ただ
し、急激な負荷の変化に備えて、スレッショルド値は所
定の範囲内での増減にとどめる。
【００１４】次に、本発明の動作について図面を参照し
て説明する。入力ＦＩＦＯバッファ３、出力ＦＩＦＯバ
ッファ４の段数が両方とも３２段、スレッショルドの初
期値が１６、下限値が５、上限値が２７の場合について
説明する。まず、Ｉ／Ｏデバイス６からのリードの場合
について説明する。図２は、本発明のＩ／Ｏデバイス６
からのリード動作を示すフローチャートである。
て説明する。入力ＦＩＦＯバッファ３、出力ＦＩＦＯバ
ッファ４の段数が両方とも３２段、スレッショルドの初
期値が１６、下限値が５、上限値が２７の場合について
説明する。まず、Ｉ／Ｏデバイス６からのリードの場合
について説明する。図２は、本発明のＩ／Ｏデバイス６
からのリード動作を示すフローチャートである。
【００１５】Ｉ／Ｏデバイス６からのリードデータは入
力ＦＩＦＯバッファ３にたまっていき（図２Ｒ１）、ス
レッショルド検出回路２によって、入力ＦＩＦＯ内のデ
ータ数が１６に達したことが検出されると（図２Ｒ
２）、割り込み回路５により割り込み信号が発生し、Ｃ
ＰＵ１０に通知される（図２Ｒ３）。割り込みを受けた
ＣＰＵ１０が、割り込み処理で入力ＦＩＦＯバッファ３
のデータを引き取りにくる（図２Ｒ４）までの間に入力
ＦＩＦＯバッファ３にさらにいくつのデータが到着する
かをレイテンシ監視回路１で監視する。レイテンシ監視
回路１で検出された値「データ数−スレッショルド値」
が２（図２Ｒ５）未満だった場合には、スレッショルド
値が２７未満（図２Ｒ６）であれば、システムの負荷は
低いと判断し、スレッショルド値を１増加する（図２Ｒ
７）。レイテンシ監視回路１で検出された値「データ数
−スレッショルド値」が４（図２Ｒ８）より大であった
場合には、スレッショルド値が５（図２Ｒ９）より大で
あれば、システムの負荷が高いと判断し、スレッショル
ド値を１減少させる（図２Ｒ１０）。それ以外の場合に
はスレッショルド値はシステムの負荷に対して適当であ
ると判断し、スレッショルド値はそのままとする。
力ＦＩＦＯバッファ３にたまっていき（図２Ｒ１）、ス
レッショルド検出回路２によって、入力ＦＩＦＯ内のデ
ータ数が１６に達したことが検出されると（図２Ｒ
２）、割り込み回路５により割り込み信号が発生し、Ｃ
ＰＵ１０に通知される（図２Ｒ３）。割り込みを受けた
ＣＰＵ１０が、割り込み処理で入力ＦＩＦＯバッファ３
のデータを引き取りにくる（図２Ｒ４）までの間に入力
ＦＩＦＯバッファ３にさらにいくつのデータが到着する
かをレイテンシ監視回路１で監視する。レイテンシ監視
回路１で検出された値「データ数−スレッショルド値」
が２（図２Ｒ５）未満だった場合には、スレッショルド
値が２７未満（図２Ｒ６）であれば、システムの負荷は
低いと判断し、スレッショルド値を１増加する（図２Ｒ
７）。レイテンシ監視回路１で検出された値「データ数
−スレッショルド値」が４（図２Ｒ８）より大であった
場合には、スレッショルド値が５（図２Ｒ９）より大で
あれば、システムの負荷が高いと判断し、スレッショル
ド値を１減少させる（図２Ｒ１０）。それ以外の場合に
はスレッショルド値はシステムの負荷に対して適当であ
ると判断し、スレッショルド値はそのままとする。
【００１６】システムの負荷が低い場合、スレッショル
ド値は最終的には上限値の２７となり、割り込み通知の
間隔は長くなり、割り込み処理にかかるオーバーヘッド
を最小とすることができる。システムの負荷が高い場
合、スレッショルド値は最終的には下限値の５となり割
り込み通知の間隔は短くなるが、入力ＦＩＦＯバッファ
３がオーバーフローするまでの時間的な余裕は大きくな
り、エラーの発生を抑えることができる。
ド値は最終的には上限値の２７となり、割り込み通知の
間隔は長くなり、割り込み処理にかかるオーバーヘッド
を最小とすることができる。システムの負荷が高い場
合、スレッショルド値は最終的には下限値の５となり割
り込み通知の間隔は短くなるが、入力ＦＩＦＯバッファ
３がオーバーフローするまでの時間的な余裕は大きくな
り、エラーの発生を抑えることができる。
【００１７】次にＩ／Ｏデバイス６へのライトの場合に
ついて説明する。図３は、本発明のＩ／Ｏデバイス６へ
のライト動作を示すフローチャートである。まず、ＣＰ
Ｕ１０はＩ／Ｏデバイス６に出力するデータをＩ／Ｏコ
ントローラの出力ＦＩＦＯバッファ４にＦＩＦＯが一杯
になるまでライトを行う（図３Ｗ１）。Ｉ／Ｏコントロ
ーラは出力ＦＩＦＯバッファ４のデータをＩ／Ｏデバイ
ス６に順次出力し、スレッショルド検出回路２によっ
て、「データ数＜３２−スレッショルド値」であること
が検出されると（図３Ｗ２）、割り込み回路５によって
割り込み信号を発生し、ＣＰＵ１０に通知する（図３Ｗ
３）。割り込みを受けたＣＰＵ１０は、再び出力するデ
ータを出力ＦＩＦＯバッファ４が一杯になるまでライト
を行う（図３Ｗ４）が、それまでの間に出力ＦＩＦＯバ
ッファ４からさらにいくつのデータがＩ／Ｏデバイス６
に送られたかをレイテンシ監視回路１で監視する。
ついて説明する。図３は、本発明のＩ／Ｏデバイス６へ
のライト動作を示すフローチャートである。まず、ＣＰ
Ｕ１０はＩ／Ｏデバイス６に出力するデータをＩ／Ｏコ
ントローラの出力ＦＩＦＯバッファ４にＦＩＦＯが一杯
になるまでライトを行う（図３Ｗ１）。Ｉ／Ｏコントロ
ーラは出力ＦＩＦＯバッファ４のデータをＩ／Ｏデバイ
ス６に順次出力し、スレッショルド検出回路２によっ
て、「データ数＜３２−スレッショルド値」であること
が検出されると（図３Ｗ２）、割り込み回路５によって
割り込み信号を発生し、ＣＰＵ１０に通知する（図３Ｗ
３）。割り込みを受けたＣＰＵ１０は、再び出力するデ
ータを出力ＦＩＦＯバッファ４が一杯になるまでライト
を行う（図３Ｗ４）が、それまでの間に出力ＦＩＦＯバ
ッファ４からさらにいくつのデータがＩ／Ｏデバイス６
に送られたかをレイテンシ監視回路１で監視する。
【００１８】レイテンシ監視回路１で検出された値「３
２−スレッショルド値−データ数」が２（図３Ｗ５）未
満だった場合には、システムの負荷は低いと判断し、ス
レッショルド値が２７未満（図３Ｗ６）であれば、出力
のスレッショルド値を１増加する（図３Ｗ７）。レイテ
ンシ監視回路１で検出された値「３２−スレッショルド
値−データ数」が４（図３Ｗ８）より大であった場合に
は、スレッショルド値が５（図３Ｗ９）以上であれば、
システムの負荷が高いと判断し、出力のスレッショルド
値を１減少させる（図３Ｗ１０）。それ以外の場合には
スレッショルド値はシステムの負荷に対して適当である
と判断し、スレッショルド値はそのままとする。
２−スレッショルド値−データ数」が２（図３Ｗ５）未
満だった場合には、システムの負荷は低いと判断し、ス
レッショルド値が２７未満（図３Ｗ６）であれば、出力
のスレッショルド値を１増加する（図３Ｗ７）。レイテ
ンシ監視回路１で検出された値「３２−スレッショルド
値−データ数」が４（図３Ｗ８）より大であった場合に
は、スレッショルド値が５（図３Ｗ９）以上であれば、
システムの負荷が高いと判断し、出力のスレッショルド
値を１減少させる（図３Ｗ１０）。それ以外の場合には
スレッショルド値はシステムの負荷に対して適当である
と判断し、スレッショルド値はそのままとする。
【００１９】システムの負荷が低い場合、スレッショル
ド値は最終的には上限値の２７となり、割り込み通知の
間隔は長くなり、割り込み処理にかかるオーバーヘッド
を最小とすることができる。システムの負荷が高い場
合、スレッショルド値は最終的には下限値の５となり割
り込み通知の間隔は短くなるが、出力ＦＩＦＯバッファ
４がアンダーフローするまでの時間的な余裕は大きくな
り、エラーの発生を抑えることができる。
ド値は最終的には上限値の２７となり、割り込み通知の
間隔は長くなり、割り込み処理にかかるオーバーヘッド
を最小とすることができる。システムの負荷が高い場
合、スレッショルド値は最終的には下限値の５となり割
り込み通知の間隔は短くなるが、出力ＦＩＦＯバッファ
４がアンダーフローするまでの時間的な余裕は大きくな
り、エラーの発生を抑えることができる。
【００２０】
【発明の効果】上述したように、本発明により、システ
ムの負荷の変動があっても、自動的に割り込みを通知す
るタイミングを最適な値にすることができ、割り込み処
理にかかるオーバーヘッド最小に保ちながら、バッファ
のオーバーフロー、アンダーフローのエラーの発生を防
ぐことが可能となる。また、システムの構成が変わり、
負荷が変動した場合でも、ソフトウェア、ハードウェア
を変更することなく、最適なタイミングでの割り込み信
号の発生が可能となる。
ムの負荷の変動があっても、自動的に割り込みを通知す
るタイミングを最適な値にすることができ、割り込み処
理にかかるオーバーヘッド最小に保ちながら、バッファ
のオーバーフロー、アンダーフローのエラーの発生を防
ぐことが可能となる。また、システムの構成が変わり、
負荷が変動した場合でも、ソフトウェア、ハードウェア
を変更することなく、最適なタイミングでの割り込み信
号の発生が可能となる。
【図１】本発明のＩ／Ｏコントローラの構成を示すブロ
ック図である。
ック図である。
【図２】本発明のリード動作を示すフローチャートであ
る。
る。
【図３】本発明のライト動作を示すフローチャートであ
る。
る。
１ レイテンシ監視回路 ２ スレッショルド検出回路 ３ 入力ＦＩＦＯバッファ ４ 出力ＦＩＦＯバッファ ５ 割り込み回路 ６ Ｉ／Ｏデバイス １０ ＣＰＵ １１ システムバス
Claims (4)
- 【請求項１】Ｉ／Ｏデバイスからの入力データを保持す
る入力バッファと、前記Ｉ／Ｏデバイスへの出力データ
を保持する出力バッファと、前記入力バッファおよび前
記出力バッファに格納されたデータ数がスレッショルド
値を越えるとＣＰＵに対して割り込みを発生する割り込
み回路と、前記スレッショルド値を前記データ数に応じ
て自動的に増減するレイテンシ監視回路とを有すること
を特徴とするＩ／Ｏコントローラ。 - 【請求項２】（ａ）Ｉ／Ｏデバイスへの入力データを保
持する入力ＦＩＦＯバッファと、（ｂ）前記Ｉ／Ｏデバ
イスからの出力データを保持する出力ＦＩＦＯバッファ
と、（ｃ）前記入力ＦＩＦＯバッファおよび前記出力Ｆ
ＩＦＯバッファに格納されているデータ数とスレッショ
ルド値とを比較するスレッショルド検出回路と、（ｄ）
前記スレッショルド検出回路の出力により割り込み信号
を発生する割り込み回路と、（ｅ）前記割り込み信号が
発生してから割り込み処理により前記入力ＦＩＦＯバッ
ファ、前記出力ＦＩＦＯバッファがアクセスされるまで
の間のデータ数の変化量を監視することによりシステム
バスの負荷を測定し、前記スレッショルド検出回路で検
出するスレッショルド値を増減させ、割り込みを発生す
るタイミングを自動的に最適なタイミングに調整するレ
イテンシ監視回路と、を持つことを特徴とするＩ／Ｏコ
ントローラ。 - 【請求項３】前記レイテンシ監視回路が、システムバス
の負荷が高い場合には、スレッショルドの値を小さく
し、前記システムバスの負荷が低い場合にはスレッショ
ルドの値を大きくすることにより、負荷に応じて最適な
タイミングで割り込みを発生する機能を持つことを特徴
とする請求項２記載のＩ／Ｏコントローラ。 - 【請求項４】前記入力バッファに格納されている入力デ
ータ数が第１のスレッショルド値にあらかじめ定められ
た第１の数値を加えた値より小である場合に前記第１の
スレッショルド値を増加させ、前記入力データ数が前記
第１のスレッショルド値にあらかじめ定められた第２の
数値を加えた値より大である場合に前記第１のスレッシ
ョルド値を減少させ、前記出力バッファに格納されてい
る出力データ数が前記出力バッファのバッファ数から第
２のスレッショルド値およびあらかじめ定められた第３
の数値を減じた値より大である場合に前記第２のスレッ
ショルド値を増加させ、前記出力データ数が前記バッフ
ァ数から第２のスレッショルド値およびあらかじめ定め
られた第４の数値を減じた値より小である場合に前記第
２のスレッショルド値を減少させる機能を持つことを特
徴とする請求項２記載のＩ／Ｏコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24197296A JP2910694B2 (ja) | 1996-09-12 | 1996-09-12 | Ｉ／ｏコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24197296A JP2910694B2 (ja) | 1996-09-12 | 1996-09-12 | Ｉ／ｏコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091394A true JPH1091394A (ja) | 1998-04-10 |
| JP2910694B2 JP2910694B2 (ja) | 1999-06-23 |
Family
ID=17082334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24197296A Expired - Lifetime JP2910694B2 (ja) | 1996-09-12 | 1996-09-12 | Ｉ／ｏコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910694B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011041A2 (en) * | 1998-12-18 | 2000-06-21 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus, data transfer system and recording medium |
| US7346102B2 (en) | 2003-09-17 | 2008-03-18 | Verigy (Singapore) Pte. Ltd. | Channel with domain crossing |
| US8171377B2 (en) | 2008-01-31 | 2012-05-01 | International Business Machines Corporation | System to improve memory reliability and associated methods |
| US8176391B2 (en) | 2008-01-31 | 2012-05-08 | International Business Machines Corporation | System to improve miscorrection rates in error control code through buffering and associated methods |
| US8181094B2 (en) | 2008-01-31 | 2012-05-15 | International Business Machines Corporation | System to improve error correction using variable latency and associated methods |
| CN109753266A (zh) * | 2019-01-02 | 2019-05-14 | 西安微电子技术研究所 | 一种基于fifo的空间计算机多中断缓存控制方法 |
| US10318174B2 (en) | 2016-05-19 | 2019-06-11 | Samsung Electronics Co., Ltd. | Computer system for performing adaptive interrupt control and method for controlling interrupt thereof |
-
1996
- 1996-09-12 JP JP24197296A patent/JP2910694B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011041A2 (en) * | 1998-12-18 | 2000-06-21 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus, data transfer system and recording medium |
| EP1011041A3 (en) * | 1998-12-18 | 2000-10-18 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus, data transfer system and recording medium |
| US7346102B2 (en) | 2003-09-17 | 2008-03-18 | Verigy (Singapore) Pte. Ltd. | Channel with domain crossing |
| EP1517152B1 (en) * | 2003-09-17 | 2008-10-29 | Verigy (Singapore) Pte. Ltd. | Channel with clock domain crossing |
| US8171377B2 (en) | 2008-01-31 | 2012-05-01 | International Business Machines Corporation | System to improve memory reliability and associated methods |
| US8176391B2 (en) | 2008-01-31 | 2012-05-08 | International Business Machines Corporation | System to improve miscorrection rates in error control code through buffering and associated methods |
| US8181094B2 (en) | 2008-01-31 | 2012-05-15 | International Business Machines Corporation | System to improve error correction using variable latency and associated methods |
| US10318174B2 (en) | 2016-05-19 | 2019-06-11 | Samsung Electronics Co., Ltd. | Computer system for performing adaptive interrupt control and method for controlling interrupt thereof |
| US11023137B2 (en) | 2016-05-19 | 2021-06-01 | Samsung Electronics Co., Ltd. | Computer system for performing adaptive interrupt control and method for controlling interrupt thereof |
| US11543968B2 (en) | 2016-05-19 | 2023-01-03 | Samsung Electronics Co., Ltd. | Computer system for performing adaptive interrupt control and method for controlling interrupt thereof |
| CN109753266A (zh) * | 2019-01-02 | 2019-05-14 | 西安微电子技术研究所 | 一种基于fifo的空间计算机多中断缓存控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910694B2 (ja) | 1999-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |