JPH0553982A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0553982A JPH0553982A JP24265591A JP24265591A JPH0553982A JP H0553982 A JPH0553982 A JP H0553982A JP 24265591 A JP24265591 A JP 24265591A JP 24265591 A JP24265591 A JP 24265591A JP H0553982 A JPH0553982 A JP H0553982A
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- JP
- Japan
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- data
- ram
- memory
- input
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Abstract
(57)【要約】
【目的】 一定周期毎に有効となる入力データが交互に
書込まれる第１及び第２のメモリを含むメモリ制御回路
において、メモリの記憶容量を小さくする。 【構成】 入力データの１周期中の有効部分を分割して
ＲＡＭ１及び２に書込む書込制御手段たるデータ入力チ
ェック部１３及び書込みアドレスレジスタ４更にはスイ
ッチ７〜１０を設ける。 【効果】 入力データの１周期中の有効部分を分割して
書込み・読出しを行うため、ＲＡＭの記憶容量を小さく
でき、入力データのスルーブットが向上する。
書込まれる第１及び第２のメモリを含むメモリ制御回路
において、メモリの記憶容量を小さくする。 【構成】 入力データの１周期中の有効部分を分割して
ＲＡＭ１及び２に書込む書込制御手段たるデータ入力チ
ェック部１３及び書込みアドレスレジスタ４更にはスイ
ッチ７〜１０を設ける。 【効果】 入力データの１周期中の有効部分を分割して
書込み・読出しを行うため、ＲＡＭの記憶容量を小さく
でき、入力データのスルーブットが向上する。
Description
【０００１】
【技術分野】本発明はメモリ制御回路に関し、特に高速
かつ大量のデータ伝送を行う場合における中継器又は高
速データ伝送のデータ処理を行うマイクロコンピュータ
システムにおけるメモリ制御回路に関する。
かつ大量のデータ伝送を行う場合における中継器又は高
速データ伝送のデータ処理を行うマイクロコンピュータ
システムにおけるメモリ制御回路に関する。
【０００２】
【従来技術】一般に、人工衛星で地球を撮影し、その画
像を地球局に伝送する等の場合には、データをメモリに
一旦書込んだ後、これをストレッチして伝送する。すな
わち、ミラーの回転により人工衛星から地球を撮影する
場合、１回転（３６０度）のうちの約４５度だけが地球
の画像であり、この部分をストレッチして伝送するので
ある。つまり、ミラーの回転により、入力データは一定
周期毎に有効となるため、この有効部分をストレッチし
ているのである。従来、そのデータを一旦記憶するメモ
リ制御回路においては、１周期内に入力される入力デー
タ量の２倍以上のメモリ容量を有しており、１周期内で
データを一方のメモリに入力し、その１周期を経過した
時点で他方のメモリに切換えていた。つまり、１周期毎
にメモリを切換えていたのである。
像を地球局に伝送する等の場合には、データをメモリに
一旦書込んだ後、これをストレッチして伝送する。すな
わち、ミラーの回転により人工衛星から地球を撮影する
場合、１回転（３６０度）のうちの約４５度だけが地球
の画像であり、この部分をストレッチして伝送するので
ある。つまり、ミラーの回転により、入力データは一定
周期毎に有効となるため、この有効部分をストレッチし
ているのである。従来、そのデータを一旦記憶するメモ
リ制御回路においては、１周期内に入力される入力デー
タ量の２倍以上のメモリ容量を有しており、１周期内で
データを一方のメモリに入力し、その１周期を経過した
時点で他方のメモリに切換えていた。つまり、１周期毎
にメモリを切換えていたのである。
【０００３】その従来のメモリ制御回路について図３を
参照して説明する。図において、ＲＡＭ１及び２は入力
バッファ５を介してデータ１５が書込まれ、出力バッフ
ァ６を介してデータ１６が読出されるメモリである。こ
れらＲＡＭ１及び２は、共に１周期分のデータを記憶で
きる容量を有しており、入力データの１周期を検出する
タイマ１４により切換え制御される。すなわち、ＲＡＭ
１及び２の一方が書込み動作のとき、他方が読出し動作
となるようにタイマ１４の出力によりスイッチ７〜１０
が切換え制御されるのである。
参照して説明する。図において、ＲＡＭ１及び２は入力
バッファ５を介してデータ１５が書込まれ、出力バッフ
ァ６を介してデータ１６が読出されるメモリである。こ
れらＲＡＭ１及び２は、共に１周期分のデータを記憶で
きる容量を有しており、入力データの１周期を検出する
タイマ１４により切換え制御される。すなわち、ＲＡＭ
１及び２の一方が書込み動作のとき、他方が読出し動作
となるようにタイマ１４の出力によりスイッチ７〜１０
が切換え制御されるのである。
【０００４】また、ＲＡＭ１及び２のうちの書込み動作
状態の方には書込みアドレスレジスタの内容、すなわち
書込みアドレスが与えられ、読出し動作状態の方には読
出しアドレスレジスタの内容、すなわち読出しアドレス
が与えられる。これにより、ＲＡＭ１及び２は、交互に
書込み、読出し状態となる。
状態の方には書込みアドレスレジスタの内容、すなわち
書込みアドレスが与えられ、読出し動作状態の方には読
出しアドレスレジスタの内容、すなわち読出しアドレス
が与えられる。これにより、ＲＡＭ１及び２は、交互に
書込み、読出し状態となる。
【０００５】かかる構成とされた従来のメモリ制御回路
の動作は、図４のようになる。図示されている入力デー
タは、１周期のうちの特定部分のみが有効であるものと
し、例えば、図中のＡ部が地球の画像データ、Ｂ部が宇
宙空間の画像データであるものとする。これら入力デー
タの有効部分は、ＲＡＭ１に書込まれた後、図中の時刻
Ｔ以後にＲＡＭ１からストレッチされつつ読出される。
すなわち、データの有効部分を、全期間にストレッチし
て読出すのである。なお、ＲＡＭ２はＲＡＭ１とは逆の
書込み・読出し動作となる。
の動作は、図４のようになる。図示されている入力デー
タは、１周期のうちの特定部分のみが有効であるものと
し、例えば、図中のＡ部が地球の画像データ、Ｂ部が宇
宙空間の画像データであるものとする。これら入力デー
タの有効部分は、ＲＡＭ１に書込まれた後、図中の時刻
Ｔ以後にＲＡＭ１からストレッチされつつ読出される。
すなわち、データの有効部分を、全期間にストレッチし
て読出すのである。なお、ＲＡＭ２はＲＡＭ１とは逆の
書込み・読出し動作となる。
【０００６】上述した従来のメモリ制御回路は、入力デ
ータの１周期を検出するタイマ１４により２つのＲＡＭ
１，２を切換えることによって、１周期間隔でデータを
入力し、処理していた。しかし、この構成では、ＲＡＭ
１及び２は、１周期分のデータを記憶できる容量を有し
ていなければならず、大容量のメモリが必要でコスト高
になるという欠点があった。また、外部のタイマ１４に
より、内部処理には関係ないタイミングでＲＡＭが切換
えられるので内部処理時間の自由度がないという欠点も
あった。また、入力したデータについては、最大１周期
分の時間を待って処理しなければならず、データのスル
ープットが悪くなるという欠点もあった。
ータの１周期を検出するタイマ１４により２つのＲＡＭ
１，２を切換えることによって、１周期間隔でデータを
入力し、処理していた。しかし、この構成では、ＲＡＭ
１及び２は、１周期分のデータを記憶できる容量を有し
ていなければならず、大容量のメモリが必要でコスト高
になるという欠点があった。また、外部のタイマ１４に
より、内部処理には関係ないタイミングでＲＡＭが切換
えられるので内部処理時間の自由度がないという欠点も
あった。また、入力したデータについては、最大１周期
分の時間を待って処理しなければならず、データのスル
ープットが悪くなるという欠点もあった。
【０００７】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はメモリの記憶容
量を小さくすることのできるメモリ制御回路を提供する
ことである。
ためになされたものであり、その目的はメモリの記憶容
量を小さくすることのできるメモリ制御回路を提供する
ことである。
【０００８】
【発明の構成】本発明によるメモリ制御回路は、一定周
期毎に有効となる入力データが交互に書込まれる第１及
び第２のメモリを含むメモリ制御回路であって、前記入
力データの１周期中の有効部分を分割して前記第１及び
第２のメモリに書込む書込制御手段を有することを特徴
とする。
期毎に有効となる入力データが交互に書込まれる第１及
び第２のメモリを含むメモリ制御回路であって、前記入
力データの１周期中の有効部分を分割して前記第１及び
第２のメモリに書込む書込制御手段を有することを特徴
とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明によるメモリ制御回路の一実
施例の構成を示すブロック図である。図において、本実
施例のメモリ制御回路が従来のものと異なる点は、ＲＡ
Ｍ１及び２の記憶容量が図３のものより小さく、さらに
これらＲＡＭのデータ入力量（記憶データ量）を監視す
るデータ入力チェック部１３が設けられている点であ
る。また、外部からはＲＡＭ１のデータ出力切換信号１
１及びＲＡＭ２のデータ出力切換信号１２が入力され、
スイッチ７〜１０が出力側、すなわち各ＲＡＭの出力側
に切換えられる。なお、130 はデータ入力信号である。
施例の構成を示すブロック図である。図において、本実
施例のメモリ制御回路が従来のものと異なる点は、ＲＡ
Ｍ１及び２の記憶容量が図３のものより小さく、さらに
これらＲＡＭのデータ入力量（記憶データ量）を監視す
るデータ入力チェック部１３が設けられている点であ
る。また、外部からはＲＡＭ１のデータ出力切換信号１
１及びＲＡＭ２のデータ出力切換信号１２が入力され、
スイッチ７〜１０が出力側、すなわち各ＲＡＭの出力側
に切換えられる。なお、130 はデータ入力信号である。
【００１１】かかる構成とされた回路の動作について図
２のタイムチャートを参照して説明する。図中の入力デ
ータ１５は図４と同様にｔ0 ―ｔ0 間が１周期であり、
そのデータの有効部分をＲＡＭ１，ＲＡＭ２に分割して
書込み、読出す処理が行われる。この場合、入力データ
１５については、有効部分が一定周期で繰返し発生する
ため、その立上りタイミングｔ4 がわかれば、立上りタ
イミング等、すべてのタイミングを認識できることにな
る。そして、データの有効部分をＲＡＭ１，ＲＡＭ２の
夫々の記憶容量に応じてＲＡＭ１，ＲＡＭ２に分割して
記憶するのである。
２のタイムチャートを参照して説明する。図中の入力デ
ータ１５は図４と同様にｔ0 ―ｔ0 間が１周期であり、
そのデータの有効部分をＲＡＭ１，ＲＡＭ２に分割して
書込み、読出す処理が行われる。この場合、入力データ
１５については、有効部分が一定周期で繰返し発生する
ため、その立上りタイミングｔ4 がわかれば、立上りタ
イミング等、すべてのタイミングを認識できることにな
る。そして、データの有効部分をＲＡＭ１，ＲＡＭ２の
夫々の記憶容量に応じてＲＡＭ１，ＲＡＭ２に分割して
記憶するのである。
【００１２】図２において、外部からデータ１５が入力
されると、書込みアドレスレジスタ４内のアドレスがカ
ウントアップされ、順次ＲＡＭ１に記憶される。このと
き、スイッチ７は書込みアドレスレジスタ４側であり、
スイッチ９は入力バッファ５側になっている。また、Ｒ
ＡＭ１内のデータが記憶容量一杯になったか否かをデー
タ入力チェック部１２でチェックする。この場合、ＲＡ
Ｍ１の記憶容量が認識できているため、記憶容量のチェ
ックができるのである。
されると、書込みアドレスレジスタ４内のアドレスがカ
ウントアップされ、順次ＲＡＭ１に記憶される。このと
き、スイッチ７は書込みアドレスレジスタ４側であり、
スイッチ９は入力バッファ５側になっている。また、Ｒ
ＡＭ１内のデータが記憶容量一杯になったか否かをデー
タ入力チェック部１２でチェックする。この場合、ＲＡ
Ｍ１の記憶容量が認識できているため、記憶容量のチェ
ックができるのである。
【００１３】そして、ＲＡＭ１が記憶容量一杯になった
ところ（図中ｔ5 のタイミング）で書込みをＲＡＭ２に
切換えるようにスイッチ８を書込みアドレスレジスタ４
側に切換え、スイッチ１０を入力バッファ５側に切換え
る。なお、同時にスイッチ７を読出しアドレスレジスタ
３側、スイッチ９を出力バッファ６側に切換える。これ
により、ＲＡＭ１が読出し状態、ＲＡＭ２が書込み状態
となる。
ところ（図中ｔ5 のタイミング）で書込みをＲＡＭ２に
切換えるようにスイッチ８を書込みアドレスレジスタ４
側に切換え、スイッチ１０を入力バッファ５側に切換え
る。なお、同時にスイッチ７を読出しアドレスレジスタ
３側、スイッチ９を出力バッファ６側に切換える。これ
により、ＲＡＭ１が読出し状態、ＲＡＭ２が書込み状態
となる。
【００１４】一方、読出しデータ処理については、当
初、スイッチ８を読出しアドレスレジスタ３側、スイッ
チ１０を出力バッファ６側に夫々設定しておく。これに
より、ＲＡＭ２からデータが読出される。
初、スイッチ８を読出しアドレスレジスタ３側、スイッ
チ１０を出力バッファ６側に夫々設定しておく。これに
より、ＲＡＭ２からデータが読出される。
【００１５】ｔ5 のタイミング以降は、スイッチ７が読
出しアドレスレジスタ３側、スイッチ９が読出しバッフ
ァ６側に切換わる。これにより、ＲＡＭ１からデータが
読出される。
出しアドレスレジスタ３側、スイッチ９が読出しバッフ
ァ６側に切換わる。これにより、ＲＡＭ１からデータが
読出される。
【００１６】ここで、ＲＡＭ１については、ｔ5 から読
出し処理が始められ、ｔ3 までの間に処理を終了させ
る。また、ＲＡＭ２については、ｔ1 のタイミングで入
力が完了しているため、Ｔ1 からｔ3 までの間でスイッ
チ８を読出しアドレスレジスタ３側に切換えることが可
能になる。つまり、ｔ1 からｔ3 の間については、自由
にＲＡＭ１及び２の切換えが可能となる。
出し処理が始められ、ｔ3 までの間に処理を終了させ
る。また、ＲＡＭ２については、ｔ1 のタイミングで入
力が完了しているため、Ｔ1 からｔ3 までの間でスイッ
チ８を読出しアドレスレジスタ３側に切換えることが可
能になる。つまり、ｔ1 からｔ3 の間については、自由
にＲＡＭ１及び２の切換えが可能となる。
【００１７】そして、ｔ3 以降はＲＡＭ１への書込みが
始まり、前述のｔ5 のタイミングまで続く。ＲＡＭ２の
データ読出し処理については、前述のｔ1 からｔ3 以降
ｔ5までの間に行われる。
始まり、前述のｔ5 のタイミングまで続く。ＲＡＭ２の
データ読出し処理については、前述のｔ1 からｔ3 以降
ｔ5までの間に行われる。
【００１８】実際にはｔ2 のタイミングでＲＡＭ１の読
出し処理が終了するため、そのｔ2からＲＡＭ２の読出
し処理が開始され、ｔ5 までの間に終了する。
出し処理が終了するため、そのｔ2からＲＡＭ２の読出
し処理が開始され、ｔ5 までの間に終了する。
【００１９】なお、切換信号１１及び１２は、夫々対応
するＲＡＭ１，ＲＡＭ２を書込み動作とするときにハイ
レベルになる信号であり、ＲＡＭ１のメモリ容量とＲＡ
Ｍ２のメモリ容量との比に応じて切換信号１１，１２の
ハイレベルの期間が決定される。
するＲＡＭ１，ＲＡＭ２を書込み動作とするときにハイ
レベルになる信号であり、ＲＡＭ１のメモリ容量とＲＡ
Ｍ２のメモリ容量との比に応じて切換信号１１，１２の
ハイレベルの期間が決定される。
【００２０】次に、図１中のデータ入力チェック部１３
の内部構成例について図５を参照して説明する。図５
（ａ）はデータ入力チェック部１３の内部構成例を示す
ブロック図であり、同図（ｂ）はその動作を示すタイム
チャートである。
の内部構成例について図５を参照して説明する。図５
（ａ）はデータ入力チェック部１３の内部構成例を示す
ブロック図であり、同図（ｂ）はその動作を示すタイム
チャートである。
【００２１】図５（ａ）においてデータ入力チェック部
１３は、書込みクロックたるデータ入力信号130 を計数
するカウンタ131 と、この計数値を、ＲＡＭ１のメモリ
容量（バイト数）と比較する比較器132 と、バッファ13
3 と、インバータバッファ134 とを含んで構成されてい
る。
１３は、書込みクロックたるデータ入力信号130 を計数
するカウンタ131 と、この計数値を、ＲＡＭ１のメモリ
容量（バイト数）と比較する比較器132 と、バッファ13
3 と、インバータバッファ134 とを含んで構成されてい
る。
【００２２】カウンタ131 の計数値は、書込みクロック
に応じてカウントアップするため、ＲＡＭ１内に記憶さ
れているデータ量と一致する。よって、この計数値を、
ＲＡＭ１のメモリ容量と比較し、両者が一致すればＲＡ
Ｍ１内のデータが記憶容量一杯になったか否かをチェッ
クできるのである。そして、本実施例では、ＲＡＭ１及
びＲＡＭ２の合計メモリ容量がデータの１周期分の有効
部分と一致するため、ＲＡＭ１のみをチェックすれば、
ＲＡＭ２内のデータをもチェックできるのである。
に応じてカウントアップするため、ＲＡＭ１内に記憶さ
れているデータ量と一致する。よって、この計数値を、
ＲＡＭ１のメモリ容量と比較し、両者が一致すればＲＡ
Ｍ１内のデータが記憶容量一杯になったか否かをチェッ
クできるのである。そして、本実施例では、ＲＡＭ１及
びＲＡＭ２の合計メモリ容量がデータの１周期分の有効
部分と一致するため、ＲＡＭ１のみをチェックすれば、
ＲＡＭ２内のデータをもチェックできるのである。
【００２３】つまり、図５（ｂ）を参照すると、入力デ
ータ１５の有効部分についてデータ入力信号が発生すれ
ば、例えば８ビットのパラレルデータとして各ＲＡＭに
記憶されるのである。そのＲＡＭの切換えは、バッファ
133 の出力及びインバータバッファ134 の出力によって
行われるのである。
ータ１５の有効部分についてデータ入力信号が発生すれ
ば、例えば８ビットのパラレルデータとして各ＲＡＭに
記憶されるのである。そのＲＡＭの切換えは、バッファ
133 の出力及びインバータバッファ134 の出力によって
行われるのである。
【００２４】以上のように、実施例のメモリ制御回路で
は、データ入力用のメモリ（ＲＡＭ）の記憶容量を１周
期分とし、その１周期分のＲＡＭを２分割にして使用す
ることにより、メモリ容量を従来より削減でき、メモリ
の記憶容量を小さくできる。また、これに付随し、デー
タ入力からデータ読出し処理までの時間を短縮すること
が可能になり、スループットが向上できる。さらにま
た、メモリの切換タイミングが自由に変更できるフレキ
シビリティを実現できる。
は、データ入力用のメモリ（ＲＡＭ）の記憶容量を１周
期分とし、その１周期分のＲＡＭを２分割にして使用す
ることにより、メモリ容量を従来より削減でき、メモリ
の記憶容量を小さくできる。また、これに付随し、デー
タ入力からデータ読出し処理までの時間を短縮すること
が可能になり、スループットが向上できる。さらにま
た、メモリの切換タイミングが自由に変更できるフレキ
シビリティを実現できる。
【００２５】なお、本実施例の回路で処理できるデータ
としては、人工衛星からのデータの他、地上でのレーダ
からのデータ等、一定周期でスキャンされ、その有効部
分が予め認識できるデータについてストレッチする場合
に適用できる。
としては、人工衛星からのデータの他、地上でのレーダ
からのデータ等、一定周期でスキャンされ、その有効部
分が予め認識できるデータについてストレッチする場合
に適用できる。
【００２６】また、ＲＡＭ１とＲＡＭ２との他にＲＡＭ
を設け、それらを切換え制御しても良い。さらに、全Ｒ
ＡＭの合計メモリ容量を入力データの１周期分のデータ
量以下として、それらを頻繁に切換えても良い。
を設け、それらを切換え制御しても良い。さらに、全Ｒ
ＡＭの合計メモリ容量を入力データの１周期分のデータ
量以下として、それらを頻繁に切換えても良い。
【００２７】
【発明の効果】以上説明したように本発明は、入力デー
タの１周期中の有効部分を分割してメモリ（ＲＡＭ）に
書込むことにより、メモリの記憶容量を小さくできると
いう効果がある。
タの１周期中の有効部分を分割してメモリ（ＲＡＭ）に
書込むことにより、メモリの記憶容量を小さくできると
いう効果がある。
【図１】本発明の実施例によるメモリ制御回路の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の動作を示すタイムチャートである。
【図３】従来のメモリ制御回路の構成を示すブロック図
である。
である。
【図４】図３の動作を示すタイムチャートである。
【図５】図１中のデータ入力チェック部の内部構成図及
びその動作を示すタイムチャートである。
びその動作を示すタイムチャートである。
１，２ ＲＡＭ ３ 読出しアドレスレジスタ ４ 書込みアドレスレジスタ ７〜１０ スイッチ １３ データ入力チェック部
Claims (1)
- 【請求項１】 一定周期毎に有効となる入力データが交
互に書込まれる第１及び第２のメモリを含むメモリ制御
回路であって、前記入力データの１周期中の有効部分を
分割して前記第１及び第２のメモリに書込む書込制御手
段を有することを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24265591A JPH0553982A (ja) | 1991-08-28 | 1991-08-28 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24265591A JPH0553982A (ja) | 1991-08-28 | 1991-08-28 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553982A true JPH0553982A (ja) | 1993-03-05 |
Family
ID=17092277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24265591A Pending JPH0553982A (ja) | 1991-08-28 | 1991-08-28 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022106815A (ja) * | 2017-07-05 | 2022-07-20 | グーグル エルエルシー | 特殊目的計算ユニットを用いたハードウェアダブルバッファリング |
-
1991
- 1991-08-28 JP JP24265591A patent/JPH0553982A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022106815A (ja) * | 2017-07-05 | 2022-07-20 | グーグル エルエルシー | 特殊目的計算ユニットを用いたハードウェアダブルバッファリング |
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