JPH08161220A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH08161220A JPH08161220A JP6298474A JP29847494A JPH08161220A JP H08161220 A JPH08161220 A JP H08161220A JP 6298474 A JP6298474 A JP 6298474A JP 29847494 A JP29847494 A JP 29847494A JP H08161220 A JPH08161220 A JP H08161220A
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- JP
- Japan
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- access
- memory
- memory controller
- data
- input
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 画像処理における多バンク構成のメモリに対
する画像の描画や原画像の読み込みなどのメモリ上の矩
形領域へのアクセスの際に、アクセス条件を受けとり、
バンク毎に分割してデータを配置しライン毎のアクセス
をパイプライン処理することで、アクセスの処理を高速
化することを目的とする。 【構成】 外部からブロックアクセス要求101 とアクセ
ス条件102 を受けとりアクセス条件とコントロール信号
107 を出力するメモリコントローラ103 と、メモリコン
トローラ103 からアクセス条件を受けとりそれを保存し
メモリコントローラ103 の指示によりアクセス条件をメ
モリコントローラ103 に出力する状態保存部104 と、メ
モリコントローラ103 からコントロール信号107 を受け
とりデータを入出力する多バンク構成のシンクロナスＤ
ＲＡＭ106 を備えた構成である。
する画像の描画や原画像の読み込みなどのメモリ上の矩
形領域へのアクセスの際に、アクセス条件を受けとり、
バンク毎に分割してデータを配置しライン毎のアクセス
をパイプライン処理することで、アクセスの処理を高速
化することを目的とする。 【構成】 外部からブロックアクセス要求101 とアクセ
ス条件102 を受けとりアクセス条件とコントロール信号
107 を出力するメモリコントローラ103 と、メモリコン
トローラ103 からアクセス条件を受けとりそれを保存し
メモリコントローラ103 の指示によりアクセス条件をメ
モリコントローラ103 に出力する状態保存部104 と、メ
モリコントローラ103 からコントロール信号107 を受け
とりデータを入出力する多バンク構成のシンクロナスＤ
ＲＡＭ106 を備えた構成である。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理において、多
バンク構成のメモリに対する画像の描画や原画像の読み
込みなどメモリ上の矩形領域に対するアクセスの高速化
に有効なメモリアクセス制御装置に関するものである。
バンク構成のメモリに対する画像の描画や原画像の読み
込みなどメモリ上の矩形領域に対するアクセスの高速化
に有効なメモリアクセス制御装置に関するものである。
【０００２】
【従来の技術】従来から画像処理において画像の描画や
原画像の読み込みなどメモリ上の矩形領域に対するアク
セスにおいては、それぞれのラインに対してここのアク
セス要求として処理するアクセス制御が用いられてき
た。図３は、従来のメモリアクセス制御装置の構成を示
すブロック図である。図３において、３０１はアクセス
要求、３０２はアクセス要求３０１を受けとるメモリコ
ントローラ、３０３はメモリコントローラ３０２から出
力されるコントロール信号、３０４はメモリ、３０５は
データ入出力である。
原画像の読み込みなどメモリ上の矩形領域に対するアク
セスにおいては、それぞれのラインに対してここのアク
セス要求として処理するアクセス制御が用いられてき
た。図３は、従来のメモリアクセス制御装置の構成を示
すブロック図である。図３において、３０１はアクセス
要求、３０２はアクセス要求３０１を受けとるメモリコ
ントローラ、３０３はメモリコントローラ３０２から出
力されるコントロール信号、３０４はメモリ、３０５は
データ入出力である。
【０００３】従来のメモリアクセス制御装置において、
ブロックアクセスを行なおうとするアクセス要求が発生
すると、そのアクセス要求は１ライン毎に要求発生源側
で分割され、アクセス要求３０１としてメモリコントロ
ーラ３０２に入力される。メモリコントローラ３０２は
アクセス要求３０１を受けとると、その要求に応じたバ
ンク選択信号をコントロール信号３０３としてメモリ３
０４に出力し、その後リードライト信号をコントロール
信号３０３としてメモリ３０４に入力する。メモリ３０
４はリードライト信号がコントロール信号３０３として
入力されると、データの入出力３０５を行ない、１ライ
ン分の処理を終了する。１ライン分の処理が終了する
と、再度、外部からアクセス要求３０１が入力され次の
ラインのデータ入出力が同様にして行なわれる。
ブロックアクセスを行なおうとするアクセス要求が発生
すると、そのアクセス要求は１ライン毎に要求発生源側
で分割され、アクセス要求３０１としてメモリコントロ
ーラ３０２に入力される。メモリコントローラ３０２は
アクセス要求３０１を受けとると、その要求に応じたバ
ンク選択信号をコントロール信号３０３としてメモリ３
０４に出力し、その後リードライト信号をコントロール
信号３０３としてメモリ３０４に入力する。メモリ３０
４はリードライト信号がコントロール信号３０３として
入力されると、データの入出力３０５を行ない、１ライ
ン分の処理を終了する。１ライン分の処理が終了する
と、再度、外部からアクセス要求３０１が入力され次の
ラインのデータ入出力が同様にして行なわれる。
【０００４】
【発明が解決しようとする課題】しかしながら上記した
従来の構成では、画像処理における多バンク構成のメモ
リに対する画像の描画や原画像の読み込みなどのメモリ
上の矩形領域へのアクセスの際には、アクセスをメモリ
上の１ライン毎に分割することが必要になり、かつ矩形
領域に対するアクセス要求が発生してから終了するまで
の処理時間が大きくなるという問題点があった。
従来の構成では、画像処理における多バンク構成のメモ
リに対する画像の描画や原画像の読み込みなどのメモリ
上の矩形領域へのアクセスの際には、アクセスをメモリ
上の１ライン毎に分割することが必要になり、かつ矩形
領域に対するアクセス要求が発生してから終了するまで
の処理時間が大きくなるという問題点があった。
【０００５】本発明は、上記問題点を解決するもので、
画像処理における多バンク構成のメモリに対する画像の
描画や原画像の読み込みなどのメモリ上の矩形領域への
アクセスの際に、アクセス条件（１ラインのデータ長、
アドレス間隔）を受けとり、多バンク構成のメモリの特
徴を利用しバンク毎に分割してデータを配置しライン毎
のアクセスをパイプライン処理することで、アクセスの
処理を高速化することを目的とする。
画像処理における多バンク構成のメモリに対する画像の
描画や原画像の読み込みなどのメモリ上の矩形領域への
アクセスの際に、アクセス条件（１ラインのデータ長、
アドレス間隔）を受けとり、多バンク構成のメモリの特
徴を利用しバンク毎に分割してデータを配置しライン毎
のアクセスをパイプライン処理することで、アクセスの
処理を高速化することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明のメモリアクセス制御装置は、外部からのブロ
ックアクセス要求と前記ブロックアクセス要求のアクセ
ス条件を受けとり前記アクセス条件とコントロール信号
を出力するメモリコントローラと前記メモリコントロー
ラから前記アクセス条件を受けとりそれを保存し前記メ
モリコントローラの指示により前記アクセス条件を前記
メモリコントローラに出力する状態保存部と前記メモリ
コントローラから前記コントロール信号を受けとりデー
タを入出力する多バンク構成のメモリを備えた構成を有
している。
に本発明のメモリアクセス制御装置は、外部からのブロ
ックアクセス要求と前記ブロックアクセス要求のアクセ
ス条件を受けとり前記アクセス条件とコントロール信号
を出力するメモリコントローラと前記メモリコントロー
ラから前記アクセス条件を受けとりそれを保存し前記メ
モリコントローラの指示により前記アクセス条件を前記
メモリコントローラに出力する状態保存部と前記メモリ
コントローラから前記コントロール信号を受けとりデー
タを入出力する多バンク構成のメモリを備えた構成を有
している。
【０００７】
【作用】この構成によって、画像処理を行なうに際し
て、画像の描画や原画像の読み込みなどのメモリ上の矩
形領域へのアクセスをアクセス要求とともにアクセス条
件を受けとり、多バンク構成のメモリの特徴を利用しバ
ンク毎にデータを分割して配置しライン毎のアクセスを
パイプライン処理する。
て、画像の描画や原画像の読み込みなどのメモリ上の矩
形領域へのアクセスをアクセス要求とともにアクセス条
件を受けとり、多バンク構成のメモリの特徴を利用しバ
ンク毎にデータを分割して配置しライン毎のアクセスを
パイプライン処理する。
【０００８】以上のようなメモリアクセス制御装置を設
けたので、画像処理を行なう際に、画像の描画や原画像
の読み込みのようなメモリ上の矩形領域へのアクセスを
高速に処理できることになり、画像処理におけるメモリ
アクセス制御に応用すれば、メモリ上の矩形領域へのア
クセスを高速に処理できる優れたメモリアクセス制御装
置を実現できるものである。
けたので、画像処理を行なう際に、画像の描画や原画像
の読み込みのようなメモリ上の矩形領域へのアクセスを
高速に処理できることになり、画像処理におけるメモリ
アクセス制御に応用すれば、メモリ上の矩形領域へのア
クセスを高速に処理できる優れたメモリアクセス制御装
置を実現できるものである。
【０００９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は本発明の一実施例を示すメモ
リアクセス制御装置の構成を示すブロック図である。
しながら説明する。図１は本発明の一実施例を示すメモ
リアクセス制御装置の構成を示すブロック図である。
【００１０】図１において、１０１はブロックアクセス
要求、１０２はブロックアクセス要求１０１のアクセス
すべきアドレスおよび１ライン長およびアドレスの間隔
を含むアクセス条件、１０３はブロックアクセス要求１
０１およびアクセス条件１０２を受けとるメモリコント
ローラ、１０４は現在のアクセスの状態を保存する状態
保存部、１０５はメモリコントローラ１０３と状態保存
部１０４の間で取り交わされる状態データ、１０６は２
バンク構成のシンクロナスＤＲＡＭ、１０７はシンクロ
ナスＤＲＡＭ１０６を制御するコントロール信号、１０
８はシンクロナスＤＲＡＭ１０６からのデータ入出力で
ある。
要求、１０２はブロックアクセス要求１０１のアクセス
すべきアドレスおよび１ライン長およびアドレスの間隔
を含むアクセス条件、１０３はブロックアクセス要求１
０１およびアクセス条件１０２を受けとるメモリコント
ローラ、１０４は現在のアクセスの状態を保存する状態
保存部、１０５はメモリコントローラ１０３と状態保存
部１０４の間で取り交わされる状態データ、１０６は２
バンク構成のシンクロナスＤＲＡＭ、１０７はシンクロ
ナスＤＲＡＭ１０６を制御するコントロール信号、１０
８はシンクロナスＤＲＡＭ１０６からのデータ入出力で
ある。
【００１１】図２は本発明の実施例におけるブロックア
クセスの概念を示す概念図である。図２において、２０
１はシンクロナスＤＲＡＭ１０６、２０２はシンクロナ
スＤＲＡＭ内のアクセスしようとするデータ列、２０３
はアクセスの１ライン長、２０４はライン間のアドレス
間隔、２０５はアクセスするアドレスである。
クセスの概念を示す概念図である。図２において、２０
１はシンクロナスＤＲＡＭ１０６、２０２はシンクロナ
スＤＲＡＭ内のアクセスしようとするデータ列、２０３
はアクセスの１ライン長、２０４はライン間のアドレス
間隔、２０５はアクセスするアドレスである。
【００１２】以上のような構成を持つメモリアクセス制
御装置において、以下その動作を説明する。まず、ブロ
ックアクセスされる領域はシンクロナスＤＲＡＭ１０６
（２０１）の２つのバンクに分割されて格納され、それ
ぞれの開始アドレスは一致している。つまり２つのバン
クの同じ位置に格納されている。この条件のもとで、例
えば画像処理用のプロセッサのようなブロックアクセス
を行なうものからブロックアクセス要求１０１が発生す
ると、ブロックアクセス要求１０１はメモリコントロー
ラ１０３に入力される。また、ブロックアクセス要求１
０１の１ライン長及びライン間のアドレスの間隔もアク
セス条件１０２としてメモリコントローラ１０３に入力
される。
御装置において、以下その動作を説明する。まず、ブロ
ックアクセスされる領域はシンクロナスＤＲＡＭ１０６
（２０１）の２つのバンクに分割されて格納され、それ
ぞれの開始アドレスは一致している。つまり２つのバン
クの同じ位置に格納されている。この条件のもとで、例
えば画像処理用のプロセッサのようなブロックアクセス
を行なうものからブロックアクセス要求１０１が発生す
ると、ブロックアクセス要求１０１はメモリコントロー
ラ１０３に入力される。また、ブロックアクセス要求１
０１の１ライン長及びライン間のアドレスの間隔もアク
セス条件１０２としてメモリコントローラ１０３に入力
される。
【００１３】メモリコントローラ１０３はブロックアク
セス要求１０１とアクセス条件１０２を受けとると、ア
クセス条件１０２を状態保存部１０４に保存し、シンク
ロナスＤＲＡＭ１０６にバンク選択信号をコントロール
信号１０７として入力し、シンクロナスＤＲＡＭ１０６
はバンク選択信号を受けとるとバンクが選択され、リー
ドライト要求を受付可能になる。シンクロナスＤＲＡＭ
１０６がリードライト要求を受付可能になると、メモリ
コントローラ１０３はリードライト要求をコントロール
信号１０７として入力し、シンクロナスＤＲＡＭ１０６
はメモリコントローラ１０３からリードライト要求を受
けるとデータの入出力１０８を行なう。
セス要求１０１とアクセス条件１０２を受けとると、ア
クセス条件１０２を状態保存部１０４に保存し、シンク
ロナスＤＲＡＭ１０６にバンク選択信号をコントロール
信号１０７として入力し、シンクロナスＤＲＡＭ１０６
はバンク選択信号を受けとるとバンクが選択され、リー
ドライト要求を受付可能になる。シンクロナスＤＲＡＭ
１０６がリードライト要求を受付可能になると、メモリ
コントローラ１０３はリードライト要求をコントロール
信号１０７として入力し、シンクロナスＤＲＡＭ１０６
はメモリコントローラ１０３からリードライト要求を受
けるとデータの入出力１０８を行なう。
【００１４】データ入出力１０８が始まると、メモリコ
ントローラ１０３は次のデータ列の入出力のために、も
う一方のバンクを選択するバンク選択信号をコントロー
ル信号１０７としてシンクロナスＤＲＡＭ１０６に入力
し、現在入出力中のデータの個数を数える。このデータ
の個数がアクセスの１ライン長２０３に近付き、１ライ
ン分のデータの入出力が終了寸前になると、次のリード
ライト要求をコントロール信号１０７としてシンクロナ
スＤＲＡＭ１０６に入力し、現在のデータ列の終了直後
から次のデータ列がシンクロナスＤＲＡＭ１０６から入
出力されデータ列を連続されるようにする。
ントローラ１０３は次のデータ列の入出力のために、も
う一方のバンクを選択するバンク選択信号をコントロー
ル信号１０７としてシンクロナスＤＲＡＭ１０６に入力
し、現在入出力中のデータの個数を数える。このデータ
の個数がアクセスの１ライン長２０３に近付き、１ライ
ン分のデータの入出力が終了寸前になると、次のリード
ライト要求をコントロール信号１０７としてシンクロナ
スＤＲＡＭ１０６に入力し、現在のデータ列の終了直後
から次のデータ列がシンクロナスＤＲＡＭ１０６から入
出力されデータ列を連続されるようにする。
【００１５】このリードライト要求のアドレスは、メモ
リコントローラ１０３内部で、状態保存部１０４に保存
されている最初のリードライト要求のアドレスに状態保
存部１０４に保存されている１バンク分のアドレスを加
えて算出する。メモリコントローラ１０３はこの２番め
のデータの入出力中にもう一方のバンク（最初のデータ
入出力の行なわれたバンク）を選択するバンク選択信号
をコントロール信号１０７としてシンクロナスＤＲＡＭ
１０６に入力し、現在入出力中のデータの個数を数え
る。このデータがアクセスの１ライン長２０３に近付
き、１ライン分のデータ入出力が終了寸前になると、次
のリードライト要求をコントロール信号１０７としてシ
ンクロナスＤＲＡＭ１０６に入力し、現在のデータ列の
終了直後から次のデータ列がシンクロナスＤＲＡＭ１０
６から入出力されデータ列を連続されるようにする。
リコントローラ１０３内部で、状態保存部１０４に保存
されている最初のリードライト要求のアドレスに状態保
存部１０４に保存されている１バンク分のアドレスを加
えて算出する。メモリコントローラ１０３はこの２番め
のデータの入出力中にもう一方のバンク（最初のデータ
入出力の行なわれたバンク）を選択するバンク選択信号
をコントロール信号１０７としてシンクロナスＤＲＡＭ
１０６に入力し、現在入出力中のデータの個数を数え
る。このデータがアクセスの１ライン長２０３に近付
き、１ライン分のデータ入出力が終了寸前になると、次
のリードライト要求をコントロール信号１０７としてシ
ンクロナスＤＲＡＭ１０６に入力し、現在のデータ列の
終了直後から次のデータ列がシンクロナスＤＲＡＭ１０
６から入出力されデータ列を連続されるようにする。
【００１６】このリードライト要求のアドレスは、メモ
リコントローラ１０３内部で、状態保存部１０４に保存
されている最初のリードライト要求のアドレスに状態保
存部１０４に保存されているライン間のアドレス間隔２
０４を加えて算出する。算出されたアドレスはリードラ
イト要求に使用されるだけでなく、状態保存部１０４に
アクセスすべきアドレスとして保存される。この動作を
繰り返すことで、途切れなく高速にデータの入出力を続
けることができる。この一連の動作は、ブロックアクセ
ス要求１０１がメモリコントローラ１０３に入力されて
いる間続けられる。この動作を続け、所望のデータが入
出力されると、ブロックアクセス要求１０１のメモリコ
ントローラ１０３への入力は終了し、ブロックアクセス
は終了する。
リコントローラ１０３内部で、状態保存部１０４に保存
されている最初のリードライト要求のアドレスに状態保
存部１０４に保存されているライン間のアドレス間隔２
０４を加えて算出する。算出されたアドレスはリードラ
イト要求に使用されるだけでなく、状態保存部１０４に
アクセスすべきアドレスとして保存される。この動作を
繰り返すことで、途切れなく高速にデータの入出力を続
けることができる。この一連の動作は、ブロックアクセ
ス要求１０１がメモリコントローラ１０３に入力されて
いる間続けられる。この動作を続け、所望のデータが入
出力されると、ブロックアクセス要求１０１のメモリコ
ントローラ１０３への入力は終了し、ブロックアクセス
は終了する。
【００１７】以上の一連の動作によって、画像処理時の
描画や原画像の読み込みなどメモリ上の矩形領域に対す
るアクセスの際に描画データや原画像のデータを両バン
クに分割して格納することで、データの途切れをなくし
つつ高速にアクセスを処理することができる。
描画や原画像の読み込みなどメモリ上の矩形領域に対す
るアクセスの際に描画データや原画像のデータを両バン
クに分割して格納することで、データの途切れをなくし
つつ高速にアクセスを処理することができる。
【００１８】なお、本実施例では、アクセス条件１０２
として、１ライン長やアドレス間隔を外部から入力して
いたが、予め状態保存部１０４に保存しておくと、アク
セス条件は変更できなくなるが、アクセス条件１０２を
与える必要がなくなり、システムの規模を縮小でき、か
つ同様の効果を得ることができることはいうまでもな
い。
として、１ライン長やアドレス間隔を外部から入力して
いたが、予め状態保存部１０４に保存しておくと、アク
セス条件は変更できなくなるが、アクセス条件１０２を
与える必要がなくなり、システムの規模を縮小でき、か
つ同様の効果を得ることができることはいうまでもな
い。
【００１９】
【発明の効果】以上のように本発明は、外部からのブロ
ックアクセス要求と前記ブロックアクセス要求のアクセ
ス条件を受けとり前記アクセス条件とコントロール信号
を出力するメモリコントローラと、前記メモリコントロ
ーラから前記アクセス条件を受けとりそれを保存し前記
メモリコントローラの指示により前記アクセス条件を前
記メモリコントローラに出力する状態保存部と、前記メ
モリコントローラから前記コントロール信号を受けとり
データを入出力する多バンク構成のメモリを設けること
により、画像処理を行なう際に、画像の描画や原画像の
読み込みのようなメモリ上の矩形領域へのアクセスを高
速に処理できることになり、画像処理におけるメモリア
クセス制御に応用すれば、メモリ上の矩形領域へのアク
セスを高速に処理できる優れたメモリアクセス制御装置
を実現できるものである。
ックアクセス要求と前記ブロックアクセス要求のアクセ
ス条件を受けとり前記アクセス条件とコントロール信号
を出力するメモリコントローラと、前記メモリコントロ
ーラから前記アクセス条件を受けとりそれを保存し前記
メモリコントローラの指示により前記アクセス条件を前
記メモリコントローラに出力する状態保存部と、前記メ
モリコントローラから前記コントロール信号を受けとり
データを入出力する多バンク構成のメモリを設けること
により、画像処理を行なう際に、画像の描画や原画像の
読み込みのようなメモリ上の矩形領域へのアクセスを高
速に処理できることになり、画像処理におけるメモリア
クセス制御に応用すれば、メモリ上の矩形領域へのアク
セスを高速に処理できる優れたメモリアクセス制御装置
を実現できるものである。
【図１】本発明の一実施例におけるメモリアクセス制御
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】本発明の実施例における多バンク構成のメモリ
の構成図
の構成図
【図３】従来のメモリアクセス制御装置の構成を示すブ
ロック図
ロック図
１０１ ブロックアクセス要求 １０２ アクセス条件 １０３ メモリコントローラ １０４ 状態保存部 １０５ 状態データ １０６ ２バンク構成のシンクロナスＤＲＡＭ １０７ コントロール信号 １０８ データ入出力 ２０１ シンクロナスＤＲＡＭ ２０２ データ列 ２０３ アクセスの１ライン長 ２０４ ライン間のアドレス間隔 ２０５ アクセスするアドレス
Claims (2)
- 【請求項１】外部からのブロックアクセス要求と前記ブ
ロックアクセス要求のアクセス条件を受けとり前記アク
セス条件とコントロール信号を出力するメモリコントロ
ーラと、前記メモリコントローラから前記アクセス条件
を受けとりそれを保存し前記メモリコントローラの指示
により前記アクセス条件を前記メモリコントローラに出
力する状態保存部と、前記メモリコントローラから前記
コントロール信号を受けとりデータを入出力する多バン
ク構成のメモリを備えたことを特徴とするメモリアクセ
ス制御装置。 - 【請求項２】状態保存部は、予めアクセス条件を保存し
ておき、外部からのアクセス条件の入力を要しない構成
としたことを特徴とする請求項１記載のメモリアクセス
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298474A JPH08161220A (ja) | 1994-12-01 | 1994-12-01 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298474A JPH08161220A (ja) | 1994-12-01 | 1994-12-01 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161220A true JPH08161220A (ja) | 1996-06-21 |
Family
ID=17860178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298474A Pending JPH08161220A (ja) | 1994-12-01 | 1994-12-01 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309702A (ja) * | 2005-04-29 | 2006-11-09 | C & S Technology Co Ltd | メモリー制御システム |
-
1994
- 1994-12-01 JP JP6298474A patent/JPH08161220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309702A (ja) * | 2005-04-29 | 2006-11-09 | C & S Technology Co Ltd | メモリー制御システム |
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