JPH04315892A - デュアルポートｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速に動作し、かつ
メモリ領域を有効に使用するデュアルポートＲＡＭに関
するものである。

【０００２】

【従来の技術】図４は、従来のデュアルポートＲＡＭを
示すブロック図であり、図５は、このデュアルポートＲ
ＡＭのメモリ構成図である。

【０００３】図４において、１はデータの書き込み及び
読み出しを行うときに使用される左ポート、２は同じく
右ポートである。左ポート１及び右ポート２内において
（左ポート１関係を添字Ｌ、右ポート２関係を添字Ｒで
示す。）、３Ｌ及び３Ｒはチップセレクト入力端子、４
Ｌ及び４Ｒはライトイネイブル入力端子、５Ｌ及び５Ｒ
は出力イネイブル入力端子、６Ｌ及び６Ｒはアドレス入
力端子、７Ｌ及び７Ｒはデータ入出力端子、８Ｌ及び８
Ｒはビジー出力端子、９Ｌ及び９Ｒはインタラプト出力
端子である。

【０００４】１０Ｌ及び１０Ｒは、それぞれデータ入出
力端子７Ｌ及び７Ｒが接続され、これらに入力されるデ
ータを一時保管するデータ入出力バッファ、１１Ｌ及び
１１Ｒは、それぞれアドレス入力端子６Ｌ及び６Ｒの一
部が接続され、これらに入力されるアドレス信号の列ア
ドレスを解読する列デコーダ、１２Ｌ及び１２Ｒは同じ
く行アドレスを解読する行デコーダ、１３はデータ入出
力バッファ１０Ｌ及び１０Ｒに一時保管されたデータを
格納するメモリ・アレイであり、格納領域は列デコーダ
１１Ｌ及び１１Ｒと行デコーダ１２Ｌ及び１２Ｒとによ
って指定される。

【０００５】１４は、左ポート１及び右ポート２から同
一アドレスにアクセスがあった際の調停を行うとともに
、各ポートからの指示によりインタラプト出力端子９Ｌ
及び９Ｒの出力信号をアクティブまたはノンアクティブ
にするアービトレーションインタラプト回路であり、チ
ップセレクト入力端子３Ｌ及び３Ｒ、ライトイネイブル
入力端子４Ｌ及び４Ｒ、出力イネイブル入力端子５Ｌ及
び５Ｒ、アドレス入力端子６Ｌ及び６Ｒ、ビジー出力端
子８Ｌ及び８Ｒ、並びにインタラプト出力端子９Ｌ及び
９Ｒが接続されている。

【０００６】図５において、２０はデュアルポートＲＡ
Ｍの全ポート領域であり、メモリ・アレイ１３の全領域
に一致し、また全ポート領域２０は、後述する３種類の
機能領域から構成されている。２１は全ポート領域２０
に含まれ、左ポート１及び右ポート２から独立、非同期
に書き込み及び読み出しが可能なデータＲＡＭ領域、２
２は全ポート領域２０に含まれ、左ポート１のインタラ
プト出力端子９Ｌをアクティブまたはノンアクティブに
する際に使用される左ポートインタラプト領域、２３は
同じく右ポート２のための右ポートインタラプト領域で
ある。

【０００７】次に、図４及び図５に示した従来のデュア
ルポートＲＡＭにおける、右ポート２から左ポート１に
データを転送する際の動作について説明する。

【０００８】第１に、右ポート２に接続されたマイクロ
プロセッサ等の外部機器（以下「右側外部機器」という
。）が、転送すべき１バイトのデータをデータＲＡＭ領
域２１に書き込む際の動作について説明する。先ず、右
側外部機器は、ビジー出力端子８Ｒの信号がノンアクテ
ィブであることを確認後、データＲＡＭ領域２１内のデ
ータを書き込む領域のアドレス値をアドレス入力端子６
Ｒに入力し、チップセレクト入力端子３Ｒの信号をアク
ティブとする。続いて、１バイトデータをデータ入出力
端子７Ｒに入力し、ライトイネイブル入力端子４Ｒの信
号をアクティブにする。これに対する下記第２の動作が
終わる一定時間後に、ライトイネイブル入力端子４Ｒ、
チップセレクト入力端子３Ｒの信号を、この順にノンア
クティブに戻す。

【０００９】第２に、上記第１の動作に対するデュアル
ポートＲＡＭの動作について説明する。先ず、データ入
出力バッファ１０Ｒに、データ入出力端子７Ｒに入力さ
れるデータを一時保管する。続いて、アービトレーショ
ンインタラプト回路１４によって左ポート１との同一ア
ドレスアクセスの調停処理を行った後、ビジー出力端子
８Ｒの信号をアクティブとし、入力されたアドレス値を
解読する列デコーダ１１Ｒ及び行デコーダ１２Ｒによっ
て指定されるメモリ・アレイ１３内の領域に、データ入
出力バッファ１０Ｒに一時保管されているデータを格納
する。

【００１０】第３に、左ポート１に接続された外部機器
（以下「左側外部機器」という。）に対して割り込み要
求を発生するための、右側外部機器の動作について説明
する。先ず、ビジー出力端子８Ｒの信号がノンアクティ
ブであることを確認後、左ポートインタラプト領域２２
を指定するアドレス値をアドレス入力端子６Ｒに入力し
、チップセレクト入力端子３Ｒの信号をアクティブにす
る。続いて、任意の１バイトデータをデータ入出力端子
７Ｒに入力し、ライトイネイブル入力端子４Ｒの信号を
アクティブにし、これに対する下記第４の動作が終わる
一定時間後に、ライトイネイブル入力端子４Ｒ、チップ
セレクト入力端子３Ｒの信号を、この順にノンアクティ
ブに戻す。

【００１１】第４に、上記第３の動作に対するデュアル
ポートＲＡＭの動作について説明する。アービトレーシ
ョンインタラプト回路１４によって左ポート１との同一
アドレスアクセスの調停処理が行われた後、ビジー出力
端子８Ｒの信号をアクティブとする。ここで、ライトイ
ネイブル入力端子４Ｒの信号がアクティブであり、かつ
、アドレス入力端子６Ｒの信号が左ポートインタラプト
領域２２を指定するアドレス値に一致していると認識す
ると、インタラプト出力端子９Ｌの信号をアクティブに
することにより左側外部機器に割り込み要求を発生し、
続いてビジー出力端子８Ｒの信号をノンアクティブとす
る。

【００１２】第５に、上記第３及び第４の動作による割
り込み要求を受ける、左側外部機器の動作について説明
する。先ず、右ポート２からメモリ・アレイ１３に書き
込まれたデータのアドレス値を捜し出すサーチ処理が行
われる。このサーチ処理は、左側外部機器のソフトウェ
アによって実現されている。続いて、ビジー出力端子８
Ｌの信号がノンアクティブであることを確認後、サーチ
処理によって捜し出されたアドレス値をアドレス入力端
子６Ｌに入力し、チップセレクト入力端子３Ｌの信号を
アクティブにし、出力イネイブル入力端子５Ｌの信号を
アクティブにする。

【００１３】第６に、上記第５の動作に対するデュアル
ポートＲＡＭの動作について説明する。入力されたアド
レス値を解読する列デコーダ１１Ｒ及び行デコーダ１２
Ｒによって指定されるメモリ・アレイ１３内の領域のデ
ータを、データ入出力バッファ１０Ｌに一時保管し、続
いてデータ入出力端子７Ｌから出力する。

【００１４】第７に、第５の動作に引き続く左側外部機
器の動作について説明する。上記第６の動作が終わる一
定時間後に、出力イネイブル入力端子５Ｌ、チップセレ
クト入力端子３Ｌの信号を、この順にノンアクティブに
戻す。

【００１５】第８に、上記第７の動作を受けて、デュア
ルポートＲＡＭはビジー出力８Ｌをノンアクティブとす
る。

【００１６】以後、上記第５の動作中のサーチ処理によ
って捜し出されたアドレス値がなくなるまで、サーチ処
理以外の第５の動作と第６から第８までの動作とが繰り
返されて、転送データが読み出される。

【００１７】第９に、左側外部機器に対する割り込み要
求を解除するための、左側外部機器の動作について説明
する。先ず、ビジー出力端子８Ｌの信号がノンアクティ
ブであることを確認後、左ポートインタラプト領域２２
を指定するアドレス値をアドレス入力端子６Ｌに入力し
、チップセレクト入力端子３Ｌの信号をアクティブにす
る。続いて、出力イネイブル入力端子５Ｌの信号をアク
ティブにし、これに対する下記第１０の動作が終わる一
定時間後に、出力イネイブル入力端子５Ｌ、チップセレ
クト入力端子３Ｌの信号を、この順にノンアクティブに
戻す。

【００１８】第１０に、上記第９の動作に対するデュア
ルポートＲＡＭの動作について説明する。アービトレー
ションインタラプト回路１４によって右ポート２との同
一アドレスアクセスの調停処理が行われた後、出力イネ
イブル入力端子５Ｌの信号がアクティブであり、かつア
ドレス入力端子６Ｌの信号が左ポートインタラプト領域
２２を指定するアドレス値に一致していると認識すると
、インタラプト出力端子９Ｌの信号をノンアクティブに
することにより左側外部機器に対する割り込み要求を解
除し、続いて、ビジー出力端子８Ｌの信号をノンアクテ
ィブとする。

【００１９】以上、第１から第１０の動作によって、右
側外部機器によって書き込まれたデータは、左側外部機
器に転送される。

【００２０】また、左ポート１から右ポート２に転送す
る際の動作は、左ポートインタラプト領域２２を右ポー
トインタラプト領域２３に変更するとともに、書き込み
側及び読み出し側のポートを逆にすれば、上記動作と同
様に実現される。

【００２１】なお、サーチ処理を省略するために、デー
タが書き込まれた領域のアドレス値などの、転送の際に
必要な情報を提供するための領域を、データＲＡＭ領域
２１中に設定することもある。

【００２２】

【発明が解決しようとする課題】従来のデュアルポート
ＲＡＭは、以上のように、転送すべきデータが書き込ま
れた領域のアドレス値を捜し出すために、転送される側
の外部機器がサーチ処理を行っていた。このサーチ処理
はソフトウェアによって実現されていたので長い時間を
要し、デュアルポートＲＡＭを使用するシステムの動作
速度が低下するという問題点があった。

【００２３】また、転送の際に必要な情報を提供するた
めの領域を設定する方法を用いる場合には、この情報提
供領域は、特にランダムに変化するデータを扱う際に、
データを格納するための領域と同等以上の大きさとなり
、データ転送のために実際に使用できる領域が狭くなる
という問題点があった。

【００２４】この発明は上記の問題点を解決するために
なされたもので、データ転送動作を高速に行うことがで
き、かつランダムに変化するデータを転送する際にもメ
モリ領域が有効に使用できるデュアルポートＲＡＭを得
ることを目的とする。

【００２５】

【課題を解決するための手段】この発明に係るデュアル
ポートＲＡＭは、次に掲げる手段を備えたものである。 〔１〕　　第１のポートから書き込まれたデータのアド
レスを格納し、このアドレスを第２のポートへ払い出す
アドレス・キュー手段。 〔２〕　　前記データの終了を表す情報を提供する終了
情報提供手段。

【００２６】

【作用】この発明においては、アドレス・キュー手段に
よって、第１のポートから書き込まれたデータのアドレ
スが格納され、このアドレスが第２のポートへ払い出さ
れる。さらに、終了情報提供手段によって、前記データ
の終了を表す情報が提供される。

【００２７】

【実施例】以下、この発明の一実施例を図１及び図２を
参照しながら説明する。図１はこの発明の一実施例を示
すブロック図であり、図２はこの実施例のメモリ構成図
である。図１において、１Ｌ〜１２Ｌ、１Ｒ〜１２Ｒ、
１３及び１４は前述した従来例のものと同一である。１
５は、左ポート１あるいは右ポート２からメモリ・アレ
イ１３に書き込んだデータのアドレス値の、格納及び払
い出しを行うアドレス・キュー回路である。アドレス・
キュー回路１５の内部には、アドレス値を格納するアド
レス・キューが設けられている。

【００２８】ところで、この発明のアドレス・キュー手
段は、前述した一実施例ではアドレス・キュー回路１５
であり、この発明の終了情報提供手段は、一実施例では
エンドコードを出力する動作である。

【００２９】また、図２において、２０〜２３は前述し
た従来例のものと同一である。２４は全ポート領域２０
に含まれ、データＲＡＭ領域２１に書き込まれたデータ
を読み出す際に、そのアドレスの払い出しを行うアドレ
ス・キュー払い出し領域である。

【００３０】次に、図１に示したこの発明の一実施例に
おける、右ポート２から左ポート１にデータを転送する
際の動作について説明する。

【００３１】第１の動作、すなわち、右側外部機器が、
転送すべき１バイトのデータをデータＲＡＭ領域２１に
書き込む際の動作は、従来の第１の動作と同様である。

【００３２】第２に、上記第１の動作に対するデュアル
ポートＲＡＭの動作について説明する。先ず、データ入
出力バッファ１０Ｒに、データ入出力端子７Ｒに入力さ
れるデータを一時保管する。これと同時に、アドレス・
キュー回路１５はアドレス入力端子６Ｒに入力されるア
ドレス値を内部に取り込む。続いて、アービトレーショ
ンインタラプト回路１４によって左ポート１との同一ア
ドレスアクセスの調停処理が行われた後、ビジー出力端
子８Ｒの信号をアクティブとし、入力されたアドレス値
を解読する列デコーダ１１Ｒ及び行デコーダ１２Ｒによ
って指定されるメモリ・アレイ１３内の領域に、データ
入出力バッファ１０Ｒに一時保管されているデータを格
納する。これを確認した後、先にアドレス・キュー回路
１５内部に取り込まれたアドレス値をアドレス・キュー
に格納する。

【００３３】第３の動作、すなわち、左側外部機器に対
する割り込み要求を発生するための、右側外部機器の動
作は、従来の第３の動作と同様である。

【００３４】第４の動作、すなわち、上記第３の動作に
対するデュアルポートＲＡＭの動作は、従来の第４の動
作と同様である。

【００３５】第５に、上記第３及び第４の動作による割
り込み要求を受ける、左側外部機器の動作について説明
する。先ず、ビジー出力端子８Ｌの信号がノンアクティ
ブであることを確認後、アドレス・キュー払い出し領域
２４を指定するアドレス値をアドレス入力端子６Ｌに入
力し、チップセレクト入力端子３Ｌの信号をアクティブ
にし、出力イネイブル入力端子５Ｌの信号をアクティブ
にする。

【００３６】第６に、上記第５の動作に対するデュアル
ポートＲＡＭの動作について説明する。アービトレーシ
ョンインタラプト回路１４によって右ポート２との同一
アドレスアクセスの調停処理が行われた後、ビジー出力
端子８Ｌの信号をアクティブにする。続いて、アドレス
・キュー回路１５は、出力イネイブル入力端子５Ｌの信
号がアクティブであり、かつアドレス入力端子６Ｌの信
号がアドレス・キュー払い出し領域２４を指定するアド
レス値に一致していると認識した場合に、内部のアドレ
ス・キューに格納されているアドレス値を払い出し、こ
のアドレス値をデータ入出力端子７Ｌに出力する。ここ
で、アドレス・キューが全て払い出され、転送すべきデ
ータが全て読み出されていれば、エンドコードをデータ
入出力端子７Ｌに出力する。

【００３７】第７に、第５の動作に引き続く左側外部機
器の動作について説明する。上記第６の動作が終わる一
定時間後に、ライトイネイブル入力端子４Ｌ、チップセ
レクト入力端子３Ｌの信号を、この順にノンアクティブ
に戻す。

【００３８】第８に、上記第７の動作を受けて、デュア
ルポートＲＡＭはビジー出力８Ｌをノンアクティブとす
る。ここまでの動作でアドレス値の読み出しが終了する
。

【００３９】第９に、読み出したアドレス値を元に、メ
モリ・アレイ１３に格納されているデータを読み出す左
側外部機器の動作について説明する。先ず、ビジー出力
端子８Ｌがノンアクティブであることを確認後、読み出
したアドレス値をアドレス入力端子６Ｌに入力し、チッ
プセレクト入力端子３Ｌの信号をアクティブにし、続い
て出力イネイブル入力端子５Ｌの信号をアクティブにす
る。

【００４０】第１０に、上記第９の動作に対するデュア
ルポートＲＡＭの動作について説明する。入力されたア
ドレス値を解読する列デコーダ１１Ｒ及び行デコーダ１
２Ｒによって指定されるメモリ・アレイ１３内の領域の
データを、データ入出力バッファ１０Ｌに一時保管し、
続いてデータ入出力端子７Ｌから出力する。

【００４１】第１１に、第９の動作に引き続く左側外部
機器の動作について説明する。上記第１０の動作が終わ
る一定時間後に、出力イネイブル入力端子５Ｌ、チップ
セレクト入力端子３Ｌの信号を、この順にノンアクティ
ブに戻す。

【００４２】第１２に、上記第１１の動作を受けて、デ
ュアルポートＲＡＭはビジー出力８Ｌをノンアクティブ
とする。ここまでの動作で転送データの読み出しが終了
する。

【００４３】第１３の動作、すなわち、左側外部機器に
対する割り込み要求を解除するための、左側外部機器の
動作は、従来の第９の動作と同様である。

【００４４】第１４の動作、すなわち、上記第１３の動
作に対するデュアルポートＲＡＭの動作は、従来の第１
０の動作と同様である。

【００４５】以上、第１から第１４の動作によって、右
側外部機器によって書き込まれたデータは、左側外部機
器に転送される。

【００４６】また、従来と同様に、左ポート１から右ポ
ート２に転送する際の動作は、左ポートインタラプト領
域２２を右ポートインタラプト領域２３に変更するとと
もに、書き込み側及び読み出し側のポートを逆にすれば
、上記動作と同様に実現される。

【００４７】この発明の一実施例は、デュアルポートＲ
ＡＭの読み出し情報としてデータＲＡＭ領域２１を使用
せず、かつポートからデータを読み出すときに必要な反
対側ポートへの書き込みアドレス値を格納・払い出すア
ドレス・キュー回路１５をデュアルポートＲＡＭの内部
に設置する構成としたので、ランダムに変化するデータ
を扱う際の読み出し情報の領域を低減でき、かつデュア
ルポートＲＡＭを周辺デバイスとするマイクロプロセッ
サ等の外部機器からデュアルポートＲＡＭのデータを読
み出す際に、アドレス・キュー回路１５から読み出しの
アドレス値が与えられるので、効率的な高速データ読み
出しが可能となり、デュアルポートＲＡＭを周辺デバイ
スとするマイクロプロセッサシステムのレスポンスも向
上するという効果がある。

【００４８】なお、上記一実施例では、アドレス・キュ
ーが全て払い出され、データの転送が終了したことを、
データを転送される側の外部機器に伝えるために、デー
タ入出力端子７Ｌにエンドコードを出力したが、アドレ
ス・キューの払い出し回数を出力してもよい。

【００４９】図３はこの発明の他の実施例を示すメモリ
構成図である。図において、２０〜２４は前述のものと
同一である。２５は全ポート領域２０内に設置したアド
レス・キュー払い出し回数領域であり、アドレス・キュ
ーに保管されたキューの払い出し可能な回数値を格納す
る。この回数値は、払い出しが行われる毎に内部処理に
よりダウンカウントされる。

【００５０】ところで、この発明の終了情報提供手段は
、前述した他の実施例ではアドレス・キュー払い出し回
数領域２５である。

【００５１】次に、この発明の他の実施例の動作につい
て説明する。左ポート１あるいは右ポート２に接続され
た外部機器は、アドレス・キュー払い出し領域２５を指
定するアドレス値を元に、データＲＡＭ領域２１に格納
されているデータを読み出し、またデュアルポートＲＡ
Ｍは、アドレス値の払い出し毎にアドレス・キュー払い
出し回数領域２５に格納されている回数値をダウンカウ
ントする。この動作を回数値が０となるまで繰り返すこ
とにより、全てのデータの読み出しが実現され前述の一
実施例と同様の効果を奏する。

【００５２】

【発明の効果】この発明は、以上説明したとおり、第１
のポートから書き込まれたデータのアドレスを格納し、
このアドレスを第２のポートへ払い出すアドレス・キュ
ー手段と、前記データの終了を表す情報を提供する終了
情報提供手段とを備えたので、データ転送動作を高速に
行うことができ、かつランダムに変化するデータを転送
する際にもメモリ領域が有効に使用できるデュアルポー
トＲＡＭが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】この発明の一実施例のメモリ構成図である。

【図３】この発明の他の実施例のメモリ構成図である。

【図４】従来のデュアルポートＲＡＭを示すブロック図
である。

【図５】従来のデュアルポートＲＡＭのメモリ構成図で
ある。

【符号の説明】

１　　　　左ポート ２　　　　右ポート １５　　　　アドレス・キュー回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のポートから書き込まれたデータ
   のアドレスを格納し、このアドレスを第２のポートへ払
   い出すアドレス・キュー手段、及び前記データの終了を
   表す情報を提供する終了情報提供手段を備えたことを特
   徴とするデュアルポートＲＡＭ。