JPH0457130A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ライトバッファを含む中央処理装置、複数の
バンクからなる主記憶装置、両装置を接続するアドレス
・データバスを備える情報処理装置に関する。

〔概要〕

本発明は、２本のバスを経由してバッファ上のデータを
記憶装置に順次書き込む手段をもつ情報処理装置におい
て、 アドレスの偶奇に応じてバスを選択する手段を設けるこ
とにより、 簡単な構成で、書き込み時間の短縮を図ることができる
ようにしたものである。

〔従来の技術〕

従来の情報処理装置の装置構成を第４図に示す。

従来の装置では、ライトバッファを有する中央処理装置
と主記憶装置とが、全く区別のない２本のアドレス・デ
ータバス３４および３５（以下、バス０１ハス１という
）と、ハスＯ使用とバス１使用のそれぞれの主記憶装置
への書き込み動作の終了を中央処理装置へ報告するため
の２本の動作終了信号線３６および３７（以下、動作終
了信号０、動作終了信号１という）を介して接続されて
いた。

従来の装置での書き込み動作について説明する。

ライトバッファは、まずバスの空きをチエツクし空いて
いるバスにアドレスとデータを送出する。

例えば、バス０に送出する。次のアドレスがバッファに
あり、バス１が空いていればすぐにアドレスとデータを
送出する。主記憶装置は、２本のバスの両方から送られ
てくるアドレスとデータとを受信し、先に来たアドレス
にデータを書き込む。

動作が終了すると、主記憶装置は中央処理装置内のライ
トバッファに動作終了信号Ｏを返す。先のデータの書き
込みの間、後から来たデータを待たせ、終了すると、書
き込みを行う。中央処理装置内ライトバッファは、動作
終了信号Ｏを受信すると、次のアドレスがバッファにあ
れば、バス０にアドレスとデータを送出する。さらに次
のアドレスがバッファにあれば、ハス１を使用した書き
込み動作の終了を報告する動作終了信号１が帰ってくる
のを待って、バス１にアドレスとデータを送出する。従
来装置では、以上のように書き込みを行っていた。

〔発明が解決しようとする課題〕

従来の情報処理装置では、中央処理装置内のライトバッ
ファには、２本のバスのどちらをどういう順番で使用す
るかなどの制御を行うための複雑な機構を必要とし、ま
た、主記憶装置には、２本のバスの両方からのアドレス
とデータとを受信し、先に来たデータを先に書き込み、
後から来たデータを保持して先の書き込みの終了を待っ
て書き込んだり、２本のそれぞれのバスの使用による書
き込み要求に対してそれぞれに動作終了信号を返すなど
の制御を行うた必の複雑な機構を必要とする欠点があっ
た。

本発明は、このような欠点を除去するもので、２本のア
ドレス・データバスをそれぞれ偶数アドレスアクセス用
と奇数アドレスアクセス用に分けて使用することにより
、複雑な機構を有せずに書き込みを高速化し、中央処理
装置の処理能力を向上させるようにした情報処理装置を
提供することを目的どする。

〔課題を解決するための手段〕

本発明は、中央処理装置と、この中央処理装置に２個の
アドレス・データバスのそれぞれを介して接続された２
個のバンクで構成された主記憶装置とを備え、上記中央
処理装置は、データとこのデータを上記主記憶装置に書
き込む領域のアドレスとの組の複数個を保持し、上記主
記憶装置から到来する記憶動作終了信号に応じて、この
保持されたデータとアドレスとの組を上記アドレス・デ
ータバスに順次送出するライトバッファを含む情報処理
装置において、上記ライトバッファは、偶数アドレスを
有するデータとアドレスとの組を上記アドレス・データ
バスの一方に送出し、奇数アドレスを有するデータとア
ドレスとの組を上記アドレス・データバスの他方に送出
する手段を備えたことを特徴とする。

〔作用〕

バッファメモリをもつ中央処理装置と２つのハングをも
つ記憶装置との間の２本のアドレス・データバスの１方
をバッファメモリ上の奇数アドレスのデータ転送に利用
し、他方をバッファメモリ上の偶数アドレスのデータ転
送に利用する。これにより、中央処理装置と記憶装置と
のいずれにも複雑な構成をもつ手段を設けずに書き込み
時間を短縮することができる。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。第１図は、本発明の一実施例のブロック図である。

中央制御装置１１（以下、ＣＰＵと記す）は、ライトバ
ッファ１２を備える。ライトバッファ１２は、ライトア
ドレスとライトデータを保持するバッファ部１３とアド
レスをデコードするためのデコーダ部１４で構成されて
いる。主記憶装置１５（以下、ＭＭと記す）は、偶数ア
ドレスを割り付けたバンク２０と奇数アドレスを割り付
けたバンク２１とから構成される。また、ＣＰ　Ｕｌｌ
とＭＭ１５とは、ＭＭの偶数アドレスへのアクセス用の
アドレス・データバス１６およびバンク２０への書き込
み動作の終了を報告する動作終了信号線１８と、ＭＭ１
５の奇数アドレスへのアクセス用のアドレス・データバ
ス１７およびバンク２１への書き込み動作の終了を報告
する動作終了信号線１９とを介して接続される。ライト
バッファ１２は、この例では４段備えており、ＣＰ　Ｕ
ｌｌがＭＭ１５への書き込みを要するときに、バッファ
が空きであれば連続して４個までのライトアドレスとラ
イトデータを保持することが可能である。ライトバッフ
ァ１２は、保持した順にライトアドレスをデコーダ１４
に送り、アドレスのビット０が「０」ならばアドレス・
データノくス１６ヘライトアドレスとライトデータを送
出し、アドレスのビットＯが「１」ならばアドレス・テ
ークバス１フヘライトアドレスとライトデータを送出す
る。アドレス・データバス１６を経てライトアドレスと
ライトデータを受信すると、ＭＭ１５のバンク２０は書
き込みを行う。書き込み動作が終了すると、ＭＭ１５の
バンク２０はライトバッファ１２に対して動作終了信号
を返す。ＭＭ１５のバンク２１への書き込みの場合も同
様に、アドレス・データバス１７を経てライトアドレス
とライトデータとを受信すると、ＭＭ１５のバンク２１
は書き込みを行う。書き込み動作が終了すると、ＭＭ１
５のバンク２１はライトバッファ１２に対して動作終了
信号を返す。

すなわち、この実施例は、中央処理装置１１と、この中
央処理装置１１に２個のアドレス・データバス１６およ
び１７のそれぞれを介して接続された２個のバンクで構
成された主記憶装置１５とを備え、中央処理装置１１は
、データとこのデータを主記憶装置１５に書き込む領域
のアドレスとの組の複数個を保持し、主記憶装置１５か
ら到来する記憶動作終了信号に応じて、この保持された
データとアドレスとの組をアドレス・データバス１６お
よび１７に順次送出するライトバッファ１２を含み、さ
らに、本発明の特徴とする手段として、ライトバッファ
１２は、偶数アドレスを有するデータとアドレスとの組
をアドレス・データバス１６に送出し、奇数アドレスを
有するデータとアドレスとの組をアドレス・データバス
１７に送出する手段を備える。

次に、この実施例の動作について説明する。まずライト
バッファ１２は、保持した最初のライトアドレスをデコ
ーダ部１４へ送る。デコーダ部１４は、ライトアドレス
のビットＯが「０」ならばライトアドレスとライトデー
タとを第２図のタイムチャートに示すようにアドレス・
データバス１６へ送出する。ライトアドレスのビット０
が「１」ならばライトアドレスとライトデータとをアド
レス・データバス１７へ送出する。次にライトバッファ
１２は、保持した次のライトデータをデコーダ部１４へ
送る。

ライトバッファ１２は、前のライトアドレスが偶数であ
った場合は、アドレスのビットが「Ｏ」で再び偶数であ
ったならばＭＭ１５のバンク２０から動作終了信号線１
８が来るのを待ってからライトアドレスとライトアドレ
スとを第２図のタイムチャートに示すようにアドレス・
データバス１６へ送出する。

アドレスのビットＯが「１」で奇数であったならばＭＭ
１５のバンク２０からの動作終了信号線１８を待たずに
、第３図（ａ）のタイムチャートに示すように、ライト
アドレスとライトデータとをアドレス・データバス１７
へ送出する。またライトバッファ１２は、前のライトア
ドレスが奇数であった場合は、アドレスのビット０が「
１」で再び奇数であったならばＭＭ１５のバンク２１か
ら動作終了信号線１９が来るのを待ってからライトアド
レスとライトデータを、第２図のタイムチャートに示す
ように、アドレス・テ°−タバス１７へ送出する。アド
レスのビットが０が「０」で偶数であったな、らばＭＭ
１５のバンク２１からの動作終了信号を待たずに、第３
図（ｂ）のタイムチャートに示すように、ライトアドレ
スとライトチ°−夕とをアドレス・テ′−タバス１６へ
送出する。このようにして、偶数アドレスへの書き込み
要求または奇数アドレスへの書き込み要求が連続してい
る場合は、書き込み動作が終了するのを待ってからライ
トアドレスとライトデータとの送出を行い、偶数アドレ
スへの書き込み要求の後に奇数アドレスへの書き込み要
求が続くかまたは奇数アト１／スへの書き込み要求の後
に偶数アドレスへの書き込み要求が続く場合は、偶数ア
ドレスアクセス用のアドレス・データバス１６と奇数ア
ドレスアクセス用のアドレス・データバス１７を同時に
使用して、両方の書き込み要求を平行して行う。

〔発明の効果〕

本発明は、以上説明したように、書き込み動作時に、２
本張ったアドレス・データバスをＭＭの偶数アドレスを
割りつけたバンクＯへのアドレス・データ転送用と、Ｍ
Ｍの奇数アドレスを割り付けたバンク１へのアドレス・
データ転送用とに分けて使用することにより、中央処理
装置と主記憶装置のどちらにも、複雑な機構を必要とせ
ずに書き込み時間を大幅に短縮することが可能であるの
で、書き込み動作の頻度が著しく高い情報処理装置でも
、主記憶装置への書き込み動作の待ち時間が発生ずるこ
とによりライトバッファに空きがなくなってＣＰＵが待
たされるこきが減少し、ＣＰＵの処理能力を向上させる
効果がある。

【図面の簡単な説明】

第１図は本発明実施例構成を示すブロック構成図。 第２図は本発明実施例の動作を示すクイトチヤード。 第３図は本発明実施例の動作を示すタイムチャート。 第４図は従来例の構成を示すブロック構成図。 １１．３１・・・中央制御装置、１２．３２・・・ライ
トバッファ、１３・・・バッファ部、１４・・・デコー
ダ部、１５．３３・・・主記憶装置、１６．１７．３４
．３５・・・アドレス・データバス、１８．１９．３６
．３７・・・動作終了信号線、２０．２１・・・バンク
。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と、 この中央処理装置に２個のアドレス・データバスのそれ
   ぞれを介して接続された２個のバンクで構成された主記
   憶装置と を備え、 上記中央処理装置は、データとこのデータを上記主記憶
   装置に書き込む領域のアドレスとの組の複数個を保持し
   、上記主記憶装置から到来する記憶動作終了信号に応じ
   て、この保持されたデータとアドレスとの組を上記アド
   レス・データバスに順次送出するライトバッファを含む 情報処理装置において、 上記ライトバッファは、偶数アドレスを有するデータと
   アドレスとの組を上記アドレス・データバスの一方に送
   出し、奇数アドレスを有するデータとアドレスとの組を
   上記アドレス・データバスの他方に送出する手段を備え
   た ことを特徴とする情報処理装置。