JPH05128001A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH05128001A JPH05128001A JP3319845A JP31984591A JPH05128001A JP H05128001 A JPH05128001 A JP H05128001A JP 3319845 A JP3319845 A JP 3319845A JP 31984591 A JP31984591 A JP 31984591A JP H05128001 A JPH05128001 A JP H05128001A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- memory
- address
- instruction
- word
- Prior art date
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- Pending
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Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Abstract
(57)【要約】
【目的】 低いコストでキャッシュヒット率を向上さ
せ、命令語を高速に処理する。 【構成】 １サイクルメモリアドレスレジスタ２からの
アドレスで１サイクルメモリ１０から読出された分岐先
の命令語が出力されるとき、次ワード作成回路５で作成
されたアドレスで２サイクル偶数メモリ１１の検索を行
う。２サイクル偶数メモリ１１で検索された命令語が出
力されるとき、次ワード作成回路６で作成されたアドレ
スで２サイクル奇数メモリ１２の検索を行う。２サイク
ル奇数メモリ１２で検索された命令語が出力されると
き、次ワード作成回路５で作成されたアドレスで２サイ
クル偶数メモリ１１１検索を行う。 【効果】 低いコストでキャッシュメモリの容量を増や
すことができ、キャッシュヒット率を向上させることが
できる。
せ、命令語を高速に処理する。 【構成】 １サイクルメモリアドレスレジスタ２からの
アドレスで１サイクルメモリ１０から読出された分岐先
の命令語が出力されるとき、次ワード作成回路５で作成
されたアドレスで２サイクル偶数メモリ１１の検索を行
う。２サイクル偶数メモリ１１で検索された命令語が出
力されるとき、次ワード作成回路６で作成されたアドレ
スで２サイクル奇数メモリ１２の検索を行う。２サイク
ル奇数メモリ１２で検索された命令語が出力されると
き、次ワード作成回路５で作成されたアドレスで２サイ
クル偶数メモリ１１１検索を行う。 【効果】 低いコストでキャッシュメモリの容量を増や
すことができ、キャッシュヒット率を向上させることが
できる。
Description
【０００１】
【技術分野】本発明は情報処理装置に関し、特に情報処
理装置の命令語キャッシュ回路に関する。
理装置の命令語キャッシュ回路に関する。
【０００２】
【従来技術】従来、情報処理装置においては、記憶装置
から読出された命令語を保持する命令語キャッシュ回路
に高速な記憶素子が用いられており、この記憶素子が高
価なことから比較的小容量となっている。
から読出された命令語を保持する命令語キャッシュ回路
に高速な記憶素子が用いられており、この記憶素子が高
価なことから比較的小容量となっている。
【０００３】このような従来の情報処理装置では、高速
で高価な記憶素子を用いているので、記憶容量を増やし
てキャッシュヒット率を向上させようとすると、命令語
キャッシュ回路にコストがかかりすぎるため、コスト性
能比を悪化させるという問題がある。
で高価な記憶素子を用いているので、記憶容量を増やし
てキャッシュヒット率を向上させようとすると、命令語
キャッシュ回路にコストがかかりすぎるため、コスト性
能比を悪化させるという問題がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、低いコストでキャッシ
ュヒット率を向上させることができ、命令語を高速に処
理することができる情報処理装置の提供を目的とする。
点を除去すべくなされたもので、低いコストでキャッシ
ュヒット率を向上させることができ、命令語を高速に処
理することができる情報処理装置の提供を目的とする。
【０００５】
【発明の構成】本発明による情報処理装置は、分岐先の
命令語を格納する第１のキャッシュメモリと、前記分岐
先の命令語に連続する命令語を保持する第２のキャッシ
ュメモリと、前記第１のキャッシュメモリから前記分岐
先の命令語を読出すとともに前記第２のキャッシュメモ
リから該命令語に連続する命令語を順次読出すよう制御
する制御手段とを設けたことを特徴とする。
命令語を格納する第１のキャッシュメモリと、前記分岐
先の命令語に連続する命令語を保持する第２のキャッシ
ュメモリと、前記第１のキャッシュメモリから前記分岐
先の命令語を読出すとともに前記第２のキャッシュメモ
リから該命令語に連続する命令語を順次読出すよう制御
する制御手段とを設けたことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、１サイクル指示フリップフ
ロップ（以下１サイクル指示Ｆ／Ｆとする）１は入力さ
れた分岐先アドレス有効信号100 を保持し、メモリ選択
信号106 をメモリ選択回路１５に出力する。
ック図である。図において、１サイクル指示フリップフ
ロップ（以下１サイクル指示Ｆ／Ｆとする）１は入力さ
れた分岐先アドレス有効信号100 を保持し、メモリ選択
信号106 をメモリ選択回路１５に出力する。
【０００８】１サイクルメモリアドレスレジスタ（以下
アドレスレジスタとする）２は入力された分岐先アドレ
ス101 を保持し、１サイクルメモリアドレス107 として
１サイクルメモリ１０に出力する。
アドレスレジスタとする）２は入力された分岐先アドレ
ス101 を保持し、１サイクルメモリアドレス107 として
１サイクルメモリ１０に出力する。
【０００９】アドレス選択回路３は分岐先アドレス101
と２サイクル偶数メモリアドレスレジスタ（以下偶数ア
ドレスレジスタとする）７からの２サイクル偶数メモリ
アドレス108 とのうち一方を分岐先アドレス有効信号10
0 にしたがって選択する。アドレス選択回路３は選択し
たアドレスを選択アドレス102 として次ワード作成回路
５に出力する。
と２サイクル偶数メモリアドレスレジスタ（以下偶数ア
ドレスレジスタとする）７からの２サイクル偶数メモリ
アドレス108 とのうち一方を分岐先アドレス有効信号10
0 にしたがって選択する。アドレス選択回路３は選択し
たアドレスを選択アドレス102 として次ワード作成回路
５に出力する。
【００１０】アドレス選択回路４は分岐先アドレス101
と２サイクル奇数メモリアドレスレジスタ（以下奇数ア
ドレスレジスタとする）８からの２サイクル奇数メモリ
アドレス109 とのうち一方を分岐先アドレス有効信号10
0 にしたがって選択する。アドレス選択回路４は選択し
たアドレスを選択アドレス103 として次ワード作成回路
６に出力する。
と２サイクル奇数メモリアドレスレジスタ（以下奇数ア
ドレスレジスタとする）８からの２サイクル奇数メモリ
アドレス109 とのうち一方を分岐先アドレス有効信号10
0 にしたがって選択する。アドレス選択回路４は選択し
たアドレスを選択アドレス103 として次ワード作成回路
６に出力する。
【００１１】次ワード作成回路５はアドレス選択回路３
からの選択アドレス102 を基に次ワードのアドレスを作
成し、次ワードアドレス104 として偶数アドレスレジス
タ７に出力する。
からの選択アドレス102 を基に次ワードのアドレスを作
成し、次ワードアドレス104 として偶数アドレスレジス
タ７に出力する。
【００１２】次ワード作成回路６はアドレス選択回路４
からの選択アドレス103 を基に次ワードのアドレスを作
成し、次ワードアドレス105 として奇数アドレスレジス
タ８に出力する。
からの選択アドレス103 を基に次ワードのアドレスを作
成し、次ワードアドレス105 として奇数アドレスレジス
タ８に出力する。
【００１３】偶数アドレスレジスタ７は次ワード作成回
路５からの次ワードアドレス104 を保持し、２サイクル
偶数メモリアドレス108 としてアドレス選択回路３およ
び２サイクル偶数メモリ１１に出力する。
路５からの次ワードアドレス104 を保持し、２サイクル
偶数メモリアドレス108 としてアドレス選択回路３およ
び２サイクル偶数メモリ１１に出力する。
【００１４】奇数アドレスレジスタ８は次ワード作成回
路６からの次ワードアドレス105 を保持し、２サイクル
奇数メモリアドレス109 としてアドレス選択回路４およ
び２サイクル奇数メモリ１２に出力する。
路６からの次ワードアドレス105 を保持し、２サイクル
奇数メモリアドレス109 としてアドレス選択回路４およ
び２サイクル奇数メモリ１２に出力する。
【００１５】２サイクルメモリ有効指示フリップフロッ
プ（以下２サイクルメモリ有効指示Ｆ／Ｆとする）９は
分岐先アドレス101 の最下位ビットを読出しメモリの有
効を示す２サイクルメモリ有効信号を保持し、その２サ
イクルメモリ有効信号110 を２サイクルメモリ有効指示
フリップフロップ（以下２サイクルメモリ有効指示Ｆ／
Ｆとする）１３に出力する。
プ（以下２サイクルメモリ有効指示Ｆ／Ｆとする）９は
分岐先アドレス101 の最下位ビットを読出しメモリの有
効を示す２サイクルメモリ有効信号を保持し、その２サ
イクルメモリ有効信号110 を２サイクルメモリ有効指示
フリップフロップ（以下２サイクルメモリ有効指示Ｆ／
Ｆとする）１３に出力する。
【００１６】１サイクルメモリ１０には分岐先の命令語
が格納され、アドレスレジスタ２から１サイクルメモリ
アドレス107 が入力されると、該当する分岐先の命令語
を１サイクルメモリデータ111 としてメモリ選択回路１
５に出力する。尚、１サイクルメモリ１０からは１サイ
クルで１サイクルメモリデータ111 を読出すことができ
る。
が格納され、アドレスレジスタ２から１サイクルメモリ
アドレス107 が入力されると、該当する分岐先の命令語
を１サイクルメモリデータ111 としてメモリ選択回路１
５に出力する。尚、１サイクルメモリ１０からは１サイ
クルで１サイクルメモリデータ111 を読出すことができ
る。
【００１７】２サイクル偶数メモリ１１には１サイクル
メモリ１０の分岐先の命令語または２サイクル奇数メモ
リ１２の命令語に続き、かつ偶数アドレスに対応する命
令語が格納されている。また、２サイクル偶数メモリ１
１は偶数アドレスレジスタ７から２サイクル偶数メモリ
アドレス108 が入力されると、該当する命令語を２サイ
クル偶数メモリデータ112 として２サイクルメモリ選択
回路１４に出力する。尚、２サイクル偶数メモリ１１か
らは２サイクルで２サイクル偶数メモリデータ112 を読
出すことができる。
メモリ１０の分岐先の命令語または２サイクル奇数メモ
リ１２の命令語に続き、かつ偶数アドレスに対応する命
令語が格納されている。また、２サイクル偶数メモリ１
１は偶数アドレスレジスタ７から２サイクル偶数メモリ
アドレス108 が入力されると、該当する命令語を２サイ
クル偶数メモリデータ112 として２サイクルメモリ選択
回路１４に出力する。尚、２サイクル偶数メモリ１１か
らは２サイクルで２サイクル偶数メモリデータ112 を読
出すことができる。
【００１８】２サイクル奇数メモリ１２には１サイクル
メモリ１０の分岐先の命令語または２サイクル偶数メモ
リ１１の命令語に続き、かつ奇数アドレスに対応する命
令語が格納されている。また、２サイクル奇数メモリ１
２は奇数アドレスレジスタ８から２サイクル奇数メモリ
アドレス109 が入力されると、該当する命令語を２サイ
クル奇数メモリデータ113 として２サイクルメモリ選択
回路１４に出力する。尚、２サイクル奇数メモリ１２か
らは２サイクルで２サイクル奇数メモリデータ113 を読
出すことができる。
メモリ１０の分岐先の命令語または２サイクル偶数メモ
リ１１の命令語に続き、かつ奇数アドレスに対応する命
令語が格納されている。また、２サイクル奇数メモリ１
２は奇数アドレスレジスタ８から２サイクル奇数メモリ
アドレス109 が入力されると、該当する命令語を２サイ
クル奇数メモリデータ113 として２サイクルメモリ選択
回路１４に出力する。尚、２サイクル奇数メモリ１２か
らは２サイクルで２サイクル奇数メモリデータ113 を読
出すことができる。
【００１９】２サイクルメモリ有効指示Ｆ／Ｆ１３は２
サイクルメモリ有効指示Ｆ／Ｆ９からの２サイクルメモ
リ有効信号110 を保持し、２サイクルメモリ選択信号11
4 を２サイクルメモリ選択回路１４に出力する。
サイクルメモリ有効指示Ｆ／Ｆ９からの２サイクルメモ
リ有効信号110 を保持し、２サイクルメモリ選択信号11
4 を２サイクルメモリ選択回路１４に出力する。
【００２０】２サイクルメモリ選択回路１４は２サイク
ル偶数メモリ１１からの２サイクル偶数メモリデータ11
2 と、２サイクル奇数メモリ１２からの２サイクル奇数
メモリデータ113 とのうち一方を２サイクルメモリ有効
指示Ｆ／Ｆ１３からの２サイクルメモリ選択信号114 に
したがって選択する。２サイクルメモリ選択回路１４は
選択したデータを２サイクルメモリデータ115 としてメ
モリ選択回路１５に出力する。
ル偶数メモリ１１からの２サイクル偶数メモリデータ11
2 と、２サイクル奇数メモリ１２からの２サイクル奇数
メモリデータ113 とのうち一方を２サイクルメモリ有効
指示Ｆ／Ｆ１３からの２サイクルメモリ選択信号114 に
したがって選択する。２サイクルメモリ選択回路１４は
選択したデータを２サイクルメモリデータ115 としてメ
モリ選択回路１５に出力する。
【００２１】メモリ選択回路１５は１サイクルメモリ１
０からの１サイクルメモリデータ111 と、２サイクルメ
モリ選択回路１４からの２サイクルメモリデータ115 と
のうち一方を１サイクル指示Ｆ／Ｆ１からのメモリ選択
信号106 にしたがって選択し、命令語116 を出力する。
０からの１サイクルメモリデータ111 と、２サイクルメ
モリ選択回路１４からの２サイクルメモリデータ115 と
のうち一方を１サイクル指示Ｆ／Ｆ１からのメモリ選択
信号106 にしたがって選択し、命令語116 を出力する。
【００２２】次に、図１を用いて本発明の一実施例の動
作について説明する。まず、１サイクル目に奇数ワード
の分岐先アドレスが分岐先アドレス101 として入力され
ると、この分岐先アドレス101 がアドレスレジスタ２に
保持され、１サイクル有効信号100 が１サイクル有効信
号として１サイクル指示Ｆ／Ｆ１に保持される。
作について説明する。まず、１サイクル目に奇数ワード
の分岐先アドレスが分岐先アドレス101 として入力され
ると、この分岐先アドレス101 がアドレスレジスタ２に
保持され、１サイクル有効信号100 が１サイクル有効信
号として１サイクル指示Ｆ／Ｆ１に保持される。
【００２３】このとき、分岐先アドレス101 はアドレス
選択回路３，４にも夫々入力される。アドレス選択回路
３は１サイクル有効信号100 にしたがって分岐先アドレ
ス101 を選択し、該アドレスを選択アドレス102 として
次ワード作成回路５に出力する。次ワード作成回路５で
はアドレス選択回路３からの選択アドレス102 を基に、
分岐先アドレス101 の次のワードのアドレスが作成され
る。次ワード作成回路５で作成されたアドレスは次ワー
ドアドレス104 として偶数アドレスレジスタ７に出力さ
れ、この次ワードアドレス104 が偶数アドレスレジスタ
７に保持される。
選択回路３，４にも夫々入力される。アドレス選択回路
３は１サイクル有効信号100 にしたがって分岐先アドレ
ス101 を選択し、該アドレスを選択アドレス102 として
次ワード作成回路５に出力する。次ワード作成回路５で
はアドレス選択回路３からの選択アドレス102 を基に、
分岐先アドレス101 の次のワードのアドレスが作成され
る。次ワード作成回路５で作成されたアドレスは次ワー
ドアドレス104 として偶数アドレスレジスタ７に出力さ
れ、この次ワードアドレス104 が偶数アドレスレジスタ
７に保持される。
【００２４】同様に、アドレス選択回路４は１サイクル
有効信号100 にしたがって分岐先アドレス101 を選択
し、選択アドレス103 として次ワード作成回路６に出力
する。次ワード作成回路６ではアドレス選択回路４から
の選択アドレス103 を基に、次ワード作成回路５で作成
された次ワードアドレス104 の次のワードのアドレスが
作成される。次ワード作成回路６で作成されたアドレス
は次ワードアドレス105として奇数アドレスレジスタ８
に出力され、この次ワードアドレス105 が奇数アドレス
レジスタ８に保持される。
有効信号100 にしたがって分岐先アドレス101 を選択
し、選択アドレス103 として次ワード作成回路６に出力
する。次ワード作成回路６ではアドレス選択回路４から
の選択アドレス103 を基に、次ワード作成回路５で作成
された次ワードアドレス104 の次のワードのアドレスが
作成される。次ワード作成回路６で作成されたアドレス
は次ワードアドレス105として奇数アドレスレジスタ８
に出力され、この次ワードアドレス105 が奇数アドレス
レジスタ８に保持される。
【００２５】また、分岐先アドレス101 は２サイクルメ
モリ有効指示Ｆ／Ｆ９に入力され、分岐先アドレス101
の最下位ビットが偶数有効信号として２サイクルメモリ
有効指示Ｆ／Ｆ９に保持される。
モリ有効指示Ｆ／Ｆ９に入力され、分岐先アドレス101
の最下位ビットが偶数有効信号として２サイクルメモリ
有効指示Ｆ／Ｆ９に保持される。
【００２６】次の２サイクル目では１サイクルメモリ１
０にアドレスレジスタ２から１サイクルメモリアドレス
107 が入力され、１サイクルメモリ１０から１サイクル
メモリデータ111 が読出されてメモリ選択回路１５に出
力される。
０にアドレスレジスタ２から１サイクルメモリアドレス
107 が入力され、１サイクルメモリ１０から１サイクル
メモリデータ111 が読出されてメモリ選択回路１５に出
力される。
【００２７】同時に、２サイクル偶数メモリ１１に偶数
アドレスレジスタ７から２サイクル偶数メモリアドレス
108 が入力され、該当する命令語の検索が行われる。こ
のとき、２サイクル奇数メモリ１２にも奇数アドレスレ
ジスタ８から２サイクル奇数メモリアドレス109 が入力
されるが、２サイクルメモリ有効指示Ｆ／Ｆ９に偶数有
効信号が保持されているので、２サイクル奇数メモリ１
２では該当する命令語の検索は行われない。
アドレスレジスタ７から２サイクル偶数メモリアドレス
108 が入力され、該当する命令語の検索が行われる。こ
のとき、２サイクル奇数メモリ１２にも奇数アドレスレ
ジスタ８から２サイクル奇数メモリアドレス109 が入力
されるが、２サイクルメモリ有効指示Ｆ／Ｆ９に偶数有
効信号が保持されているので、２サイクル奇数メモリ１
２では該当する命令語の検索は行われない。
【００２８】メモリ選択回路１５は１サイクル指示Ｆ／
Ｆ１からのメモリ選択信号106 が１サイクル有効信号を
示しているので、１サイクルメモリ１０からの１サイク
ルメモリデータ111 を選択し、１サイクルメモリデータ
111 を命令語116 として出力する。
Ｆ１からのメモリ選択信号106 が１サイクル有効信号を
示しているので、１サイクルメモリ１０からの１サイク
ルメモリデータ111 を選択し、１サイクルメモリデータ
111 を命令語116 として出力する。
【００２９】続く３サイクル目では２サイクルメモリ有
効指示Ｆ／Ｆ１３に２サイクルメモリ有効指示Ｆ／Ｆ９
からの２サイクルメモリ有効信号110 が入力され、２サ
イクルメモリ有効指示Ｆ／Ｆ１３に偶数有効信号が保持
される。このとき、２サイクルメモリ有効指示Ｆ／Ｆ９
には図示せぬ反転回路で反転された２サイクルメモリ有
効信号110 の反転値、すなわち奇数有効信号が保持され
る。また、１サイクル指示Ｆ／Ｆ１には図示せぬ反転回
路で反転されたメモリ選択信号106 の反転値、すなわち
１サイクル無効信号が保持される。
効指示Ｆ／Ｆ１３に２サイクルメモリ有効指示Ｆ／Ｆ９
からの２サイクルメモリ有効信号110 が入力され、２サ
イクルメモリ有効指示Ｆ／Ｆ１３に偶数有効信号が保持
される。このとき、２サイクルメモリ有効指示Ｆ／Ｆ９
には図示せぬ反転回路で反転された２サイクルメモリ有
効信号110 の反転値、すなわち奇数有効信号が保持され
る。また、１サイクル指示Ｆ／Ｆ１には図示せぬ反転回
路で反転されたメモリ選択信号106 の反転値、すなわち
１サイクル無効信号が保持される。
【００３０】２サイクルメモリ有効指示Ｆ／Ｆ１３に偶
数有効信号が保持されることによって、２サイクルメモ
リ選択回路１４は２サイクル偶数メモリ１１から読出さ
れた２サイクル偶数メモリデータ112 を、すなわち２サ
イクル偶数メモリ１１において前の２サイクル目で検索
された命令語を選択する。２サイクルメモリ選択回路１
４は選択した命令語をメモリ選択回路１５に出力する。
数有効信号が保持されることによって、２サイクルメモ
リ選択回路１４は２サイクル偶数メモリ１１から読出さ
れた２サイクル偶数メモリデータ112 を、すなわち２サ
イクル偶数メモリ１１において前の２サイクル目で検索
された命令語を選択する。２サイクルメモリ選択回路１
４は選択した命令語をメモリ選択回路１５に出力する。
【００３１】２サイクルメモリ有効指示Ｆ／Ｆ９に奇数
有効信号が保持されることによって、２サイクル奇数メ
モリ１２では奇数アドレスレジスタ８から入力された２
サイクル奇数メモリアドレス109 に該当する命令語の検
索が行われる。
有効信号が保持されることによって、２サイクル奇数メ
モリ１２では奇数アドレスレジスタ８から入力された２
サイクル奇数メモリアドレス109 に該当する命令語の検
索が行われる。
【００３２】一方、１サイクル指示Ｆ／Ｆ１に１サイク
ル無効信号が保持されることによって、メモリ選択回路
１５は２サイクルメモリ選択回路１４からの２サイクル
メモリデータ115 を選択し、２サイクル偶数メモリ１１
から読出された２サイクル偶数メモリデータ112 を命令
語116 として出力する。
ル無効信号が保持されることによって、メモリ選択回路
１５は２サイクルメモリ選択回路１４からの２サイクル
メモリデータ115 を選択し、２サイクル偶数メモリ１１
から読出された２サイクル偶数メモリデータ112 を命令
語116 として出力する。
【００３３】４サイクル目では２サイクルメモリ有効指
示Ｆ／Ｆ１３に２サイクルメモリ有効指示Ｆ／Ｆ９から
の２サイクルメモリ有効信号110 が入力され、２サイク
ルメモリ有効指示Ｆ／Ｆ１３に奇数有効信号が保持され
る。このとき、２サイクルメモリ有効指示Ｆ／Ｆ９には
反転回路で反転された２サイクルメモリ有効信号110の
反転値、すなわち偶数有効信号が保持される。また、１
サイクル指示Ｆ／Ｆ１には１サイクル無効信号がそのま
ま保持される。
示Ｆ／Ｆ１３に２サイクルメモリ有効指示Ｆ／Ｆ９から
の２サイクルメモリ有効信号110 が入力され、２サイク
ルメモリ有効指示Ｆ／Ｆ１３に奇数有効信号が保持され
る。このとき、２サイクルメモリ有効指示Ｆ／Ｆ９には
反転回路で反転された２サイクルメモリ有効信号110の
反転値、すなわち偶数有効信号が保持される。また、１
サイクル指示Ｆ／Ｆ１には１サイクル無効信号がそのま
ま保持される。
【００３４】２サイクルメモリ有効指示Ｆ／Ｆ１３に奇
数有効信号が保持されることによって、２サイクルメモ
リ選択回路１４は２サイクル奇数メモリ１２から読出さ
れた２サイクル奇数メモリデータ113 を、すなわち２サ
イクル奇数メモリ１２において前の３サイクル目で検索
された命令語を選択する。２サイクルメモリ選択回路１
４は選択した命令語をメモリ選択回路１５に出力する。
数有効信号が保持されることによって、２サイクルメモ
リ選択回路１４は２サイクル奇数メモリ１２から読出さ
れた２サイクル奇数メモリデータ113 を、すなわち２サ
イクル奇数メモリ１２において前の３サイクル目で検索
された命令語を選択する。２サイクルメモリ選択回路１
４は選択した命令語をメモリ選択回路１５に出力する。
【００３５】１サイクル指示Ｆ／Ｆ１には１サイクル無
効信号がそのまま保持されているので、アドレス選択回
路３は偶数アドレスレジスタ７からの２サイクル偶数メ
モリアドレス108 を選択し、該アドレスを選択アドレス
102として次ワード作成回路５に出力する。次ワード作
成回路５ではアドレス選択回路３からの選択アドレス10
2 を基に、次ワード作成回路６で作成された次ワードア
ドレス105 の次のワードのアドレスが作成される。次ワ
ード作成回路５で作成されたアドレスは次ワードアドレ
ス104 として偶数アドレスレジスタ７に出力され、この
次ワードアドレス104 が偶数アドレスレジスタ７に保持
される。
効信号がそのまま保持されているので、アドレス選択回
路３は偶数アドレスレジスタ７からの２サイクル偶数メ
モリアドレス108 を選択し、該アドレスを選択アドレス
102として次ワード作成回路５に出力する。次ワード作
成回路５ではアドレス選択回路３からの選択アドレス10
2 を基に、次ワード作成回路６で作成された次ワードア
ドレス105 の次のワードのアドレスが作成される。次ワ
ード作成回路５で作成されたアドレスは次ワードアドレ
ス104 として偶数アドレスレジスタ７に出力され、この
次ワードアドレス104 が偶数アドレスレジスタ７に保持
される。
【００３６】２サイクルメモリ有効指示Ｆ／Ｆ９に偶数
有効信号が保持されることによって、２サイクル偶数メ
モリ１１では偶数アドレスレジスタ７から入力された２
サイクル偶数メモリアドレス108 に該当する命令語の検
索が行われる。
有効信号が保持されることによって、２サイクル偶数メ
モリ１１では偶数アドレスレジスタ７から入力された２
サイクル偶数メモリアドレス108 に該当する命令語の検
索が行われる。
【００３７】一方、１サイクル指示Ｆ／Ｆ１には１サイ
クル無効信号が保持されているので、メモリ選択回路１
５は２サイクルメモリ選択回路１４からの２サイクルメ
モリデータ115 を選択し、２サイクル奇数メモリ１２か
ら読出された２サイクル奇数メモリデータ113 を命令語
116 として出力する。
クル無効信号が保持されているので、メモリ選択回路１
５は２サイクルメモリ選択回路１４からの２サイクルメ
モリデータ115 を選択し、２サイクル奇数メモリ１２か
ら読出された２サイクル奇数メモリデータ113 を命令語
116 として出力する。
【００３８】５サイクル目では２サイクルメモリ有効指
示Ｆ／Ｆ１３に２サイクルメモリ有効指示Ｆ／Ｆ９から
の２サイクルメモリ有効信号110 が入力され、２サイク
ルメモリ有効指示Ｆ／Ｆ１３に偶数有効信号が保持され
る。このとき、２サイクルメモリ有効指示Ｆ／Ｆ９には
反転回路で反転された２サイクルメモリ有効信号110の
反転値、すなわち奇数有効信号が保持される。また、１
サイクル指示Ｆ／Ｆ１には１サイクル無効信号がそのま
ま保持される。
示Ｆ／Ｆ１３に２サイクルメモリ有効指示Ｆ／Ｆ９から
の２サイクルメモリ有効信号110 が入力され、２サイク
ルメモリ有効指示Ｆ／Ｆ１３に偶数有効信号が保持され
る。このとき、２サイクルメモリ有効指示Ｆ／Ｆ９には
反転回路で反転された２サイクルメモリ有効信号110の
反転値、すなわち奇数有効信号が保持される。また、１
サイクル指示Ｆ／Ｆ１には１サイクル無効信号がそのま
ま保持される。
【００３９】２サイクルメモリ有効指示Ｆ／Ｆ１３に偶
数有効信号が保持されることによって、２サイクルメモ
リ選択回路１４は２サイクル偶数メモリ１１から読出さ
れた２サイクル偶数メモリデータ112 を、すなわち２サ
イクル偶数メモリ１１において前の４サイクル目で検索
された命令語を選択する。２サイクルメモリ選択回路１
４は選択した命令語をメモリ選択回路１５に出力する。
数有効信号が保持されることによって、２サイクルメモ
リ選択回路１４は２サイクル偶数メモリ１１から読出さ
れた２サイクル偶数メモリデータ112 を、すなわち２サ
イクル偶数メモリ１１において前の４サイクル目で検索
された命令語を選択する。２サイクルメモリ選択回路１
４は選択した命令語をメモリ選択回路１５に出力する。
【００４０】１サイクル指示Ｆ／Ｆ１には１サイクル無
効信号がそのまま保持されているので、アドレス選択回
路４は奇数アドレスレジスタ８からの２サイクル奇数メ
モリアドレス109 を選択し、該アドレスを選択アドレス
103として次ワード作成回路６に出力する。次ワード作
成回路６ではアドレス選択回路４からの選択アドレス10
3 を基に、次ワード作成回路５で作成された次ワードア
ドレス104 の次のワードのアドレスが作成される。次ワ
ード作成回路６で作成されたアドレスは次ワードアドレ
ス105 として奇数アドレスレジスタ８に出力され、この
次ワードアドレス105 が奇数アドレスレジスタ８に保持
される。
効信号がそのまま保持されているので、アドレス選択回
路４は奇数アドレスレジスタ８からの２サイクル奇数メ
モリアドレス109 を選択し、該アドレスを選択アドレス
103として次ワード作成回路６に出力する。次ワード作
成回路６ではアドレス選択回路４からの選択アドレス10
3 を基に、次ワード作成回路５で作成された次ワードア
ドレス104 の次のワードのアドレスが作成される。次ワ
ード作成回路６で作成されたアドレスは次ワードアドレ
ス105 として奇数アドレスレジスタ８に出力され、この
次ワードアドレス105 が奇数アドレスレジスタ８に保持
される。
【００４１】２サイクルメモリ有効指示Ｆ／Ｆ９に奇数
有効信号が保持されることによって、２サイクル奇数メ
モリ１２では奇数アドレスレジスタ８から入力された２
サイクル奇数メモリアドレス109 に該当する命令語の検
索が行われる。
有効信号が保持されることによって、２サイクル奇数メ
モリ１２では奇数アドレスレジスタ８から入力された２
サイクル奇数メモリアドレス109 に該当する命令語の検
索が行われる。
【００４２】一方、１サイクル指示Ｆ／Ｆ１には１サイ
クル無効信号が保持されているので、メモリ選択回路１
５は２サイクルメモリ選択回路１４からの２サイクルメ
モリデータ115 を選択し、２サイクル偶数メモリ１１か
ら読出された２サイクル偶数メモリデータ112 を命令語
116 として出力する。
クル無効信号が保持されているので、メモリ選択回路１
５は２サイクルメモリ選択回路１４からの２サイクルメ
モリデータ115 を選択し、２サイクル偶数メモリ１１か
ら読出された２サイクル偶数メモリデータ112 を命令語
116 として出力する。
【００４３】上記の処理動作では１サイクル目に奇数ワ
ードの分岐先アドレスが入力された場合について述べた
が、１サイクル目に偶数ワードの分岐先アドレスが入力
された場合には１サイクルメモリ１０から命令語が読出
された後に、２サイクル奇数メモリ１２と２サイクル偶
数メモリ１１とから交互に命令語が読出されることにな
る。
ードの分岐先アドレスが入力された場合について述べた
が、１サイクル目に偶数ワードの分岐先アドレスが入力
された場合には１サイクルメモリ１０から命令語が読出
された後に、２サイクル奇数メモリ１２と２サイクル偶
数メモリ１１とから交互に命令語が読出されることにな
る。
【００４４】このように、高速で小容量の１サイクルメ
モリ１０と、低速で大容量の２サイクル偶数メモリ１１
および２サイクル奇数メモリ１２とからなる２種類のキ
ャッシュ回路を設け、分岐先のワードを１サイクルメモ
リ１０から読出した後に、分岐先の命令語に続く命令語
を２サイクル偶数メモリ１１および２サイクル奇数メモ
リ１２から交互に読出すようにすることによって、低い
コストでメモリの容量を増やすことができ、ャッシュヒ
ット率を向上させることができる。したがって、命令語
の高速な処理が可能となる。
モリ１０と、低速で大容量の２サイクル偶数メモリ１１
および２サイクル奇数メモリ１２とからなる２種類のキ
ャッシュ回路を設け、分岐先のワードを１サイクルメモ
リ１０から読出した後に、分岐先の命令語に続く命令語
を２サイクル偶数メモリ１１および２サイクル奇数メモ
リ１２から交互に読出すようにすることによって、低い
コストでメモリの容量を増やすことができ、ャッシュヒ
ット率を向上させることができる。したがって、命令語
の高速な処理が可能となる。
【００４５】尚、本発明の一実施例では２サイクル偶数
メモリ１１および２サイクル奇数メモリ１２の２つのメ
モリを用いて命令語を交互に読出すようにしたが、３つ
以上の低速で大容量のメモリを設け、それらのメモリか
ら順次命令語を読出すようにしてもよい。また、１つの
低速で大容量のメモリを用いて、検索・読出しを同時に
行うようにしてもよく、これらに限定されない。
メモリ１１および２サイクル奇数メモリ１２の２つのメ
モリを用いて命令語を交互に読出すようにしたが、３つ
以上の低速で大容量のメモリを設け、それらのメモリか
ら順次命令語を読出すようにしてもよい。また、１つの
低速で大容量のメモリを用いて、検索・読出しを同時に
行うようにしてもよく、これらに限定されない。
【００４６】
【発明の効果】以上説明したように本発明によれば、高
速で小容量のキャッシュメモリに分岐先の命令語を格納
し、低速で大容量のキャッシュメモリに分岐先の命令語
に連続する命令語を保持し、小容量のキャッシュメモリ
から分岐先の命令語を読出すとともに大容量のキャッシ
ュメモリから分岐先の命令語に連続する命令語を順次読
出すよう制御することによって、低いコストでキャッシ
ュヒット率を向上させることができ、命令語を高速に処
理することができるという効果がある。
速で小容量のキャッシュメモリに分岐先の命令語を格納
し、低速で大容量のキャッシュメモリに分岐先の命令語
に連続する命令語を保持し、小容量のキャッシュメモリ
から分岐先の命令語を読出すとともに大容量のキャッシ
ュメモリから分岐先の命令語に連続する命令語を順次読
出すよう制御することによって、低いコストでキャッシ
ュヒット率を向上させることができ、命令語を高速に処
理することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ １サイクル指示フリップフロップ ２ １サイクルメモリアドレスレジスタ ３，４ アドレス選択回路 ５，６ 次ワード作成回路 ７ ２サイクル偶数メモリアドレスレジスタ ８ ２サイクル奇数メモリアドレスレジスタ ９，１３ ２サイクルメモリ有効指示フリップフロップ １０ １サイクルメモリ １１ ２サイクル偶数メモリ １２ ２サイクル奇数メモリ １４ ２サイクルメモリ選択回路 １５ メモリ選択回路
Claims (2)
- 【請求項１】 分岐先の命令語を格納する第１のキャッ
シュメモリと、前記分岐先の命令語に連続する命令語を
保持する第２のキャッシュメモリと、前記第１のキャッ
シュメモリから前記分岐先の命令語を読出すとともに前
記第２のキャッシュメモリから該命令語に連続する命令
語を順次読出すよう制御する制御手段とを設けたことを
特徴とする情報処理装置。 - 【請求項２】 前記第２のキャッシュメモリを複数のメ
モリから構成し、前記複数のメモリ各々に前記分岐先の
命令語に連続する命令語を順次格納するようにしたこと
を特徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319845A JPH05128001A (ja) | 1991-11-07 | 1991-11-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319845A JPH05128001A (ja) | 1991-11-07 | 1991-11-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128001A true JPH05128001A (ja) | 1993-05-25 |
Family
ID=18114866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319845A Pending JPH05128001A (ja) | 1991-11-07 | 1991-11-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128001A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886728A (en) * | 1988-01-06 | 1989-12-12 | Olin Hunt Specialty Products Inc. | Use of particular mixtures of ethyl lactate and methyl ethyl ketone to remove undesirable peripheral material (e.g. edge beads) from photoresist-coated substrates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163532A (ja) * | 1986-12-25 | 1988-07-07 | Toshiba Corp | マイクロプロセツサ |
| JPS6421628A (en) * | 1987-07-17 | 1989-01-25 | Mitsubishi Electric Corp | Arithmetic processing unit |
-
1991
- 1991-11-07 JP JP3319845A patent/JPH05128001A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163532A (ja) * | 1986-12-25 | 1988-07-07 | Toshiba Corp | マイクロプロセツサ |
| JPS6421628A (en) * | 1987-07-17 | 1989-01-25 | Mitsubishi Electric Corp | Arithmetic processing unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886728A (en) * | 1988-01-06 | 1989-12-12 | Olin Hunt Specialty Products Inc. | Use of particular mixtures of ethyl lactate and methyl ethyl ketone to remove undesirable peripheral material (e.g. edge beads) from photoresist-coated substrates |
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