JPH0736739A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ比較処理系および状態変化データの書
き込み処理系等、状態変化検出の主要部分のハードウェ
ア化を実現し、状態変化検出処理の高速化を図る。 【構成】 ２つのメモリ１６、１７から同時にリードし
たデータをそれぞれ比較回路１９に送り、比較回路１９
の比較結果をアドレスカウンタ２０に入力する。アドレ
スカウンタ２０は、比較回路１９によりデータ不一致が
検出されない限り第２メモリ１８にアドレスバス１４上
の最新アドレス情報をこれが指示するアドレスに上書き
する。またデータ不一致が検出されると、アドレス値を
１加算して第２メモリ１８に出力し、且つ検出後所定の
タイミングでメモリライト信号３７を第２メモリ１８に
出力する。同時に第２メモリ１８のデータ入力端子の接
続先をデータバス１５側に切り換える。これによりデー
タバス１５上の不一致データを第２メモリ１８上にこの
不一致データのアドレス情報に続いて書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、状態変化検出を行うデ
ータ処理装置に関する。

【０００２】

【従来の技術】図５はある監視対象の時系列上の状態変
化を監視するシステムの全体構成を示している。同図に
おいて、１００は監視センターである。この監視センタ
ー１００はマイクロプロセッサおよび複数のメモリ等に
よりデータ処理装置を構成してなる。監視センター１０
０には点在する複数の局２００が通信回線やケーブル等
のデータ通信媒体３００を通じて接続されている。

【０００３】個々の局２００からの転送データは監視セ
ンター１００内の受信設定されたひとつのメモリに保存
される。マイクロプロセッサはこのメモリに保存された
最新データと他のメモリに保存されたデータ（１転送サ
イクル前の最新データ）とを比較し、データ不一致を検
出すると、その不一致データおよびこれを記憶している
メモリアドレスを専用メモリに状態変化データとして書
き込む。そして状態変化データの書き込み終了後、最新
データを受信保存するメモリの切り換えを行う。 この
処理はデータ処理装置内の状態変化検出プログラムに従
って実行される。すなわち、マイクロプロセッサは、各
メモリのデータをそれぞれ内部レジスタに読み込んで比
較演算を実行し、不一致データを検出するとメモリアド
レスをデータに置き換え、これを専用メモリに書き込ん
でいた。このため、比較するデータ量が多くなってくる
と、当然ながら状態変化検出処理そのものに長時間を要
するようになり、システムの性能が著しく劣化してしま
うと言う問題が発生していた。

【０００４】

【発明が解決しようとする課題】このように従来のデー
タ処理装置は、その大部分をプログラムに依存して状態
変化検出を実行する形式のものが主流であり、このため
状態変化検出処理には長時間を要することが必至とされ
ていた。

【０００５】本発明はこのような課題を解決すべくなさ
れたもので、状態変化検出処理における主要部分のハー
ドウェア化により、処理時間の大幅短縮を図ることので
きるデータ処理装置の提供を目的としている。

【０００６】

【課題を解決するための手段】本発明のデータ処理装置
は上記した目的を達成するために、マイクロプロセッサ
と、マイクロプロセッサとデータバス、アドレスバスお
よびコントロールバスを通じてそれぞれ接続された複数
の第１記憶素子と、少なくともデータバスおよびアドレ
スバスに接続されたデータ入力端子を有する第２記憶素
子と、複数のデータ入力端子を有し、これらデータ入力
端子より入力した各データを比較する比較回路と、マイ
クロプロセッサからアドレスバスおよびコントロールバ
スを通じ各第１記憶素子に共通のアドレスおよびメモリ
リード信号を同時送信することで各第１記憶素子に対す
るメモリリードアクセスを同時に行うメモリアクセス手
段と、各第１記憶素子の各データ出力端子と比較回路の
各データ入力端子とを個々に接続してなり、メモリアク
セス手段によって各第１記憶素子より同時にリードアク
セスされた各データをそれぞれ比較回路に同時伝送する
ための複数のデータ伝送路と、メモリアクセス手段によ
ってリードアクセスされた各第１記憶素子のうち、デー
タバスにリードデータを送出すべき唯一の第１記憶素子
を選択する選択手段と、比較回路によりデータ不一致が
検出された場合、データバス上の不一致データおよびア
ドレスバス上の不一致データのアドレスを第２記憶素子
に書き込むよう制御を行うメモリ制御回路とを具備して
なるものである。

【０００７】

【作用】すなわち、本発明は、データの比較処理系およ
び不一致データのアドレス書き込み処理系等、状態変化
検出の主要部分のハードウェア化を実現したものであ
る。すなわち、マイクロプロセッサからのリードアドレ
スおよびメモリリード信号によって各第１記憶素子より
同時にリードアクセスされた各データを、それぞれ専用
のデータ伝送路を通じて比較回路に同時伝送する。これ
により各データの比較が速やかに実行される。この比較
結果、データ不一致が検出された場合、メモリ制御回路
は、そのときのデータバス上の不一致データおよびアド
レスバス上の不一致データのアドレスを第２記憶素子に
書き込むよう単独で制御を実行する。

【０００８】制御回路は例えばアドレスカウンタで構成
される。アドレスカウンタは、比較回路によりデータ一
致が検出された場合、現在のカウント値をアドレスとし
て第２記憶素子に出力する。これにより第２記憶素子に
アドレスバス上のアドレスを書き込む。また、データ不
一致が検出された場合、アドレスカウンタはカウントア
ップしてこのカウント値をアドレスとして第２記憶素子
に出力し、第２記憶素子にデータバス上の不一致データ
を書き込む。そして書き込み終了後、再びカウントアッ
プする。これにより、第２記憶素子に不一致データのメ
モリアドレスとその不一致データとが状態変化データと
して交互に書き込まれる。

【０００９】このように本発明では、データの比較処理
系および状態変化データの書き込み処理系等、状態変化
検出の主要部分のハードウェア化を実現したことで、従
来のプログラムを用いて同等の状態変化検出処理を実行
する方式に比べて状態変化検出に要する処理時間を大幅
に短縮することが可能になる。

【００１０】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１１】図１は本発明に係る一実施例の状態変化検
出を行うデータ処理装置の構成を示すブロック図であ
る。

【００１２】同図において、１１はマイクロプロセッ
サ、１２はマイクロプロセッサバスである。マイクロプ
ロセッサバス１２は、マイクロプロセッサ１１から出力
される各種コントロール信号の転送に供されるコントロ
ールバス１３、マイクロプロセッサ１１から出力される
アドレス転送に供されるアドレスバス１４、およびデー
タ転送用のデータバス１５からなる。

【００１３】１６および１７はそれぞれ比較対象となる
データが記憶される第１メモリおよひ第１′メモリ、例
えばＲＡＭである。１８は状態変化データが記憶される
第２メモリ、例えばＲＡＭである。１９は第１メモリ１
６および第１′メモリ１７の各データを比較するための
比較回路である。この比較回路１９と第１メモリ１６お
よび第１′メモリ１７とはそれぞれマイクロプロセッサ
バス１２とは独立した専用のデータ伝送路１６ａ、１７
ａを介して直結されている。２０は比較回路１９の比較
結果を基に状態変化データを第２メモリ１８に書き込む
ための制御、例えば第２メモリ１８のライトアドレス生
成等を行うアドレスカウンタである。

【００１４】２１は第１メモリ１６からデータバス１５
に送出するリードデータを一時的に保持するバッファで
ある。２２は第１′メモリ１７からデータバス１５に送
出するリードデータを一時的に保持するバッファであ
る。２３は第２メモリ１８に書き込まれるアドレスバス
１４上のアドレス情報を一時的に保持するアドレスバッ
ファである。２４は第２メモリ１８に書き込まれるデー
タバス１５上のデータ（不一致データ）を一時的に保持
するデータバッファである。２５はアドレスカウンタ２
０のカウント値（アドレス値）を保持するバッファであ
る。２６はデレイ回路であり、マイクロプロセッサ１１
から第１および第１′メモリ１６、１７に出力される、
メモリリードアクセスを指示するメモリリード信号３１
を一定時間遅延してアドレスカウンタ２０に出力する。

【００１５】３２はマイクロプロセッサ１１から各バッ
ファ２１、２２に選択的に出力されるリードデータ選択
信号である。本実施例では、最新のデータを記憶してい
る側のメモリに対応するバッファに対してのみリードデ
ータ選択信号３２が出力される。すなわち、バッファ２
２へはインバータ回路２７を通じてリードデータ選択信
号３２が供給され、例えば“Ｈ”レベルのリードデータ
選択信号３２を入力した側のバッファがアクティブ状態
となって保持データをデータバス１５に送出するように
してある。

【００１６】３３はアドレスカウンタ２０を初期化する
ためのイニシャライズ信号である。このイニシャライズ
信号３３は状態変化検出処理を開始する直前にマイクロ
プロセッサ１１からアドレスカウンタ２０に出力され
る。３４はバッファ２５に対してアドレスカウンタ２０
のアドレス値の読み出しを指示するリード信号である。
３５はアドレスカウンタ２０からアドレスバッファ２３
またはデータバッファ２４に対し選択的に出力されるラ
イトデータ選択信号である。このライトデータ選択信号
３５はインバータ回路３６を介してデータバッファ２４
に供給されるようになっており、例えば“Ｈ”レベルの
ライトデータ選択信号３５を入力した側のバッファがア
クティブ状態となって保持データを第２メモリ１８に送
出するようにしてある。

【００１７】３７はアドレスカウンタ２０から第２メモ
リ１８に出力される、メモリライトアクセスを指示する
メモリライト信号である。３８はアドレスカウンタ２０
から第２メモリ１８のアドレス入力端子に出力されるア
ドレスである。

【００１８】次に、本実施例の動作を図２のタイミング
チャートを参照しながら説明する。なお、第１メモリ１
６および第１′メモリ１７には、図示しない外部装置よ
り転送されたデータが交互に書き込まれるようになって
いる。

【００１９】まず状態変化検出を開始する前に、マイク
ロプロセッサ１１からアドレスカウンタ２０にイニシャ
ライズ信号３３を出力する。これによりアドレスカウン
タ２０がリセットされる。

【００２０】次にマイクロプロセッサ１１は、最新デー
タを記憶しているメモリ（第１メモリ１６または第１′
メモリ１７）からのリードデータのみをデータバス１４
上に送出するようにリードデータ選択信号３２を出力
し、さらに各メモリ（１６および１７）に対して共通の
アドレス（図２のＡ）およびメモリリード信号３１（図
２のＤ）を同時出力し、各メモリ１６、１７に対するメ
モリリードアクセスを同時に行う。

【００２１】ここで、第１メモリ１６に最新データが記
憶されているとすると、第１メモリ１６からリードされ
たデータは、バッファ２１を介してデータバス１５（図
２のＢ）に送出されるとともに、専用データ伝送路１６
ａを通じて比較回路１９に伝送される。同時に第１′メ
モリ１７からリードされたデータはデータバス１５には
送出されないが、専用データ伝送路１７ａを通じて比較
回路１９に伝送される。 比較回路１９は各データを比
較し、各データが一致する場合は図２のＦの如く“Ｈ”
レベル信号を、不一致の場合は“Ｌ”レベル信号をアド
レスカウンタ２０に供給する。

【００２２】一方、マイクロプロセッサ１１から第１メ
モリ１６および第１′メモリ１７に対して出力されたメ
モリリード信号３１はデレイ回路２６に入力され、図２
のＥの如く一定時間遅延してアドレスカウンタ２０に送
られる。

【００２３】アドレスカウンタ２０は、比較回路１９の
出力信号レベルをデレイ回路２６の出力信号の立下りの
タイミングで捕える。この結果、“Ｈ”レベル信号を検
出すると、アドレスカウンタ２０は現在のカウント値を
アドレス（図２のＧ）として第２メモリ１８のアドレス
入力端子に出力する。

【００２４】ここで、アドレスカウンタ２０から第２メ
モリ１８のライトイネーブル端子には、比較結果によら
ず、所定のタイミングでメモリライト信号３７（図２の
ＩのＩ1 、Ｉ2 、Ｉ3 ）が出力されている。したがっ
て、アドレスカウンタ２０が比較回路１９からの“Ｌ”
レベル信号を検出しない限り、第２メモリ１８にはアド
レスバス１４上の最新のアドレス情報がアドレスカウン
タ２０が指示するアドレスにメモリライト信号３７に従
ってその都度上書きされて行く。

【００２５】なお、この間、アドレスカウンタ２０のラ
イトデータ選択信号３５はアドレスバッファ２３に出力
され、アドレスバス１４が第２メモリ１８のデータ入力
端子と接続されている。

【００２６】またアドレスカウンタ２０は、比較回路１
９からの“Ｌ”レベル信号（データ不一致）を検出する
と、アドレス値を１加算してこれを第２メモリ１８のア
ドレス入力端子に出力するとともに、検出後所定のタイ
ミングでメモリライト信号３７（図２のＩのＩa 、Ｉb
）を第２メモリ１８のライトイネーブル端子に出力す
る。さらにこれと同時に、ライトデータ選択信号３５の
出力先をデータバッファ２４側に切り換えて第２メモリ
１８のデータ入力端子の接続先をデータバス１５側に切
り換える。これにより図２のＨに示すように、データバ
ス１５上のデータつまり不一致データが第２メモリ１８
上に、この不一致データのアドレス情報に続いて書き込
まれる。

【００２７】不一致データの書き込み終了後、アドレス
カウンタ２０はアドレス値をさらに１加算し、ライトデ
ータ選択信号３５をアドレスバッファ２３に出力して、
第２メモリ１８のデータ入力端子の接続先をアドレスバ
ス１４側に切り替える。

【００２８】このような動作を繰り返すことによって、
第２メモリ１８には、不一致データのメモリアドレスと
その不一致データとが状態変化データとして交互に書き
込まて行く。

【００２９】すべてのデータについての状態変化検出の
終了後、マイクロプロセッサ１１からバッファ２５にリ
ード信号３４を出力する。バッファ２５にはアドレスカ
ウンタ２０からの最新のアドレス値が逐次転送され保持
されており、リード信号３４を入力することでバッファ
２５のアドレス値がデータバス１５に送出される。マイ
クロプロセッサ１１はデータバス１５を通じてこのアド
レス値を取り込み、例えば表示装置等を通じてこれを視
覚的に出力する。これにより、ユーザは状態変化の検出
回数を確認する。

【００３０】かくして本実施例のデータ処理装置によれ
ば、データの比較処理系および状態変化データの書き込
み処理系等、状態変化検出処理における主要部分のハー
ドウェア化を実現したことで、従来のプログラムを用い
て同等の状態変化検出処理を実行する方式に比べて処理
速度を飛躍的に向上させることができる。

【００３１】次に本発明の他の実施例を説明する。

【００３２】図３はこの実施例のデータ処理装置の構成
を示すブロック図である。同図において、４１はマイク
ロプロセッサ、４２はマイクロプロセッサバスである。
マイクロプロセッサバス４２は、マイクロプロセッサ４
１から出力される各種コントロール信号の転送に供され
るコントロールバス４３、マイクロプロセッサ４１から
出力されるアドレス転送に供されるアドレスバス４４、
およびデータ転送用のデータバス４５からなる。

【００３３】４６および４７はそれぞれ比較対象となる
データが記憶される第１メモリおよひ第１′メモリ、例
えばＲＡＭである。４８は状態変化データが記憶される
第２メモリ、例えばＲＡＭである。４９は第１メモリ４
６および第１′メモリ４７の各データを比較する比較回
路である。この比較回路４９と第１メモリ４６および第
１′メモリ４７とはそれぞれ専用のデータ伝送路４６
ａ、４７ａを介して直結されている。５０は比較回路４
９の比較結果を基に状態変化データを第２メモリ４８に
書き込むための制御、例えば第２メモリ４８のライトア
ドレス生成等を行うアドレスカウンタである。

【００３４】５１は第２メモリ４８に書き込まれるアド
レスバス４４上のアドレス情報を一時的に保持するアド
レスバッファである。５２はアドレスカウンタ５０のカ
ウント値（アドレス値）を一時的に保持するバッファで
ある。５３はデレイ回路であり、マイクロプロセッサ４
１から第１および第１′メモリ４６、４７に出力され
る、メモリリードアクセスを指示するメモリリード信号
６１を一定時間遅延してアドレスカウンタ５０に出力す
る。

【００３５】６２はアドレスカウンタ５０を初期化する
ためのイニシャライズ信号である。このイニシャライズ
信号６２は状態変化検出処理を開始する直前にマイクロ
プロセッサ４１からアドレスカウンタ５０に出力され
る。６３はバッファ５２に対してアドレスカウンタ５０
のアドレス値の読み出しを指示するリード信号である。
６４はアドレスカウンタ５０から第２メモリ４８に出力
される、メモリライトアクセスを指示するメモリライト
信号である。６５はアドレスカウンタ５０から第２メモ
リ４８のアドレス入力端子に出力されるアドレスであ
る。

【００３６】次に、本実施例の動作を図４のタイミング
チャートを参照しながら説明する。アドレスカウンタ５
０のリセット後、マイクロプロセッサ４１は、各メモリ
（４６および４７）に対して共通のアドレス（図４の
Ａ）およびメモリリード信号６１（図４のＤ）を同時出
力し、各メモリ４６、４７に対するメモリリードアクセ
スを同時に行う。

【００３７】各メモリ４６、４７からそれぞれリードさ
れたデータはそれぞれ、専用データ伝送路４６ａ、４７
ａを通じて比較回路４９に伝送される。

【００３８】比較回路４９は各データを比較し、各デー
タが一致する場合は図４のＦの如く“Ｈ”レベル信号
を、不一致の場合は“Ｌ”レベル信号をアドレスカウン
タ５０に出力する。

【００３９】一方、マイクロプロセッサ４１から第１メ
モリ４６および第１′メモリ４７に対して出力されたメ
モリリード信号６１はデレイ回路５３に入力され、図４
のＥの如く一定時間遅延してアドレスカウンタ５０に送
られる。

【００４０】アドレスカウンタ５０は、比較回路４９の
出力信号レベルをデレイ回路５３の出力信号の立下りの
タイミングで捕える。そして“Ｈ”レベル信号を検出し
た場合、アドレスカウンタ５０は現在のカウント値をア
ドレス（図４のＧ）として第２メモリ４８のアドレス入
力端子に供給する。

【００４１】ここで、アドレスカウンタ５０から第２メ
モリ４８のライトイネーブル端子には、比較結果によら
ず、所定のタイミングでメモリライト信号６４（図４の
Ｉ）が出力されている。したがって、アドレスカウンタ
５０が比較回路４９からの“Ｌ”レベル信号を検出しな
い限り、第２メモリ４８にはアドレスバス４４上の最新
のアドレス情報がアドレスカウンタ５０が指示するアド
レスにメモリライト信号６４に従ってその都度上書きさ
れて行く。

【００４２】またアドレスカウンタ５０は、比較回路４
９からの“Ｌ”レベル信号（データ不一致）を検出する
と、この不一致データのアドレス情報が第２メモリ４８
に書き込まれた後、アドレス値を１加算する。これによ
り、次のメモリライト信号６４（図４のＩ）のタイミン
グでは、第２メモリ４８上の次のアドレスに次のリード
データのアドレス情報が比較回路４９の比較結果によら
ず書き込まれる。

【００４３】以降、この動作を繰り返すことによって、
第２メモリ４８には、不一致データのメモリアドレスが
状態変化データとして書き込まれる。

【００４４】

【発明の効果】以上説明したように本発明のデータ処理
装置によれば、データの比較処理系および状態変化デー
タの書き込み処理系等、状態変化検出の主要部分のハー
ドウェア化を実現したことで、従来のプログラムを用い
て同等の状態変化検出処理を実行する方式に比べて状態
変化検出に要する処理時間を大幅に短縮することが可能
になる。

【図面の簡単な説明】

【図１】本発明に係る一実施例のデータ処理装置の構成
を示すブロック図である。

【図２】図１の装置の動作を説明するための各部のタイ
ミングチャートである。

【図３】本発明の他の実施例のデータ処理装置の構成を
示すブロック図である。

【図４】図３の装置の動作を説明するための各部のタイ
ミングチャートである。

【図５】従来のデータ処理装置を用いた状態変化監視シ
ステムの全体構成を示すブロック図である。

【符号の説明】

１１…マイクロプロセッサ、１２…マイクロプロセッサ
バス、１３…コントロールバス、１４…アドレスバス、
１５…データバス、１６…第１メモリ、１７…第１′メ
モリ、１６ａ、１７ａ…専用データ伝送路、１８…第２
メモリ、１９…比較回路、２０…アドレスカウンタ、２
１〜２５…バッファ、２６…デレイ回路、３２…リード
データ選択信号、３３…イニシャライズ信号、３４…リ
ード信号、３５…ライトデータ選択信号、３７…メモリ
ライト信号、３８…アドレス。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサと、 前記マイクロプロセッサとデータバス、アドレスバスお
   よびコントロールバスを通じてそれぞれ接続された複数
   の第１記憶素子と、 少なくとも前記データバスおよび前記アドレスバスに接
   続されたデータ入力端子を有する第２記憶素子と、 複数のデータ入力端子を有し、これらデータ入力端子よ
   り入力した各データを比較する比較回路と、 前記マイクロプロセッサから前記アドレスバスおよびコ
   ントロールバスを通じ前記各第１記憶素子に共通のアド
   レスおよびメモリリード信号を同時送信することで前記
   各第１記憶素子に対するメモリリードアクセスを同時に
   行うメモリアクセス手段と、 前記各第１記憶素子の各データ出力端子と前記比較回路
   の前記各データ入力端子とを個々に接続してなり、前記
   メモリアクセス手段によって前記各第１記憶素子より同
   時にリードアクセスされた各データをそれぞれ前記比較
   回路に同時伝送するための複数のデータ伝送路と、 前記メモリアクセス手段によってリードアクセスされた
   前記各第１記憶素子のうち、前記データバスに前記リー
   ドデータを送出すべき唯一の第１記憶素子を選択する選
   択手段と、 前記比較回路によりデータ不一致が検出された場合、前
   記データバス上の不一致データおよび前記アドレスバス
   上の前記不一致データのアドレスを前記第２記憶素子に
   書き込むよう制御を行うメモリ制御回路とを具備するこ
   とを特徴とするデータ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、 前記メモリ制御回路はアドレスカウンタであり、前記比
   較回路によりデータ一致が検出された場合、現在のカウ
   ント値をアドレスとして前記第２記憶素子に出力して前
   記第２記憶素子に前記アドレスバス上のアドレスを書き
   込み、且つ、前記比較回路によりデータ不一致が検出さ
   れた場合、カウントアップしてこのカウント値をアドレ
   スとして前記第２記憶素子に出力して前記第２記憶素子
   に前記データバス上の不一致データを書き込み、書き込
   み終了後、再びカウントアップしてなることを特徴とす
   るデータ処理装置。
3. 【請求項３】 マイクロプロセッサと、 前記マイクロプロセッサとデータバス、アドレスバスお
   よびコントロールバスを通じてそれぞれ接続された複数
   の第１記憶素子と、 少なくとも前記アドレスバスに接続されたデータ入力端
   子を有する第２記憶素子と、 複数のデータ入力端子を有し、これらデータ入力端子よ
   り入力した各データを比較する比較回路と、 前記マイクロプロセッサから前記アドレスバスおよびコ
   ントロールバスを通じ前記各第１記憶素子に共通のアド
   レスおよびメモリリード信号を同時送信することで前記
   各第１記憶素子に対するメモリリードアクセスを同時に
   行うメモリアクセス手段と、 前記各第１記憶素子の各データ出力端子と前記比較回路
   の前記各データ入力端子とを個々に接続してなり、前記
   メモリアクセス手段によって前記各第１記憶素子より同
   時にリードアクセスされた各データをそれぞれ前記比較
   回路に同時伝送するための複数のデータ伝送路と、 前記比較回路によりデータ不一致が検出された場合、前
   記アドレスバス上の不一致データのアドレスを前記第２
   記憶素子に書き込むよう制御を行うメモリ制御回路とを
   具備することを特徴とするデータ処理装置。
4. 【請求項４】 請求項３記載のデータ処理装置におい
   て、 前記メモリ制御回路はアドレスカウンタであり、前記比
   較回路によりデータ一致が検出された場合、現在のカウ
   ント値をアドレスとして前記第２記憶素子に出力して前
   記第２記憶素子に前記アドレスバス上のアドレスを書き
   込み、且つ、前記比較回路によりデータ不一致が検出さ
   れた場合、この不一致データのアドレス書き込み終了
   後、カウントアップしてなることを特徴とするデータ処
   理装置。