KR850000250B1 - 데이터 전송시스템 - Google Patents

Abstract

내용 없음.

Description

데이터 전송시스템

제 1 도는 전송시스템의 블록선도.

제 2 도는 제 1 도 전송시스템에서 전송되는 데이터 문자의 형태를 도시한 선도.

제 3 도는 전송시스템 내에 설치한 수신기의 상세한 블록선도.

제 4 도는 전송시스템내에서 발생하는 파형.

제 5 도는 제 3 도의 일부를 상세히 도시한 블록선도이다.

본 발명은 데이터 송신기로 부터 전송선을 통하여 송신기와 연결된 여러 개의 수신기중 어느 특정의 한수신기로 데이터 메세지를 전송하는 전송시스템에 관한 것이다.

이러한 시스템은 송신기내의 프리앰블(preamble) 발생장치, 각 수신기내의 인식회로와 동기회로들로 구성되며, 프리앰블 발생장치는 각 데이터 앞에 위치하여 메세지를 전송하려는 수신기중의 특정한 한 수신기에 의해서는 인식될 수 있으나 메세지를 전송하지 않으려는 나머지 수신기에 의해서는 인식되지 않는 프리앰블을 발생시키며, 인식회로는 전송선을 경유하여 수신된 각각의 프리앰블을 인식하도록 비교 검사하고, 동기회로는 인식된 프리앰블에 응답하여 특정의 수신기를 인식된 프리앰블 다음의 데이터 메세지와 동기되도록 한다.

본 발명을 첨부 도면에 의거하여 상세히 기술하면 다음과 같다.

제 1 도에 도시된 바와 같이, 전송시스템은 데이터를 발생시키고 어느 적당한 데이터 전송링크(6)에 의하여 데이터 수신기(8), (10), (12)…(n)에 연결되게 한 데이터 송신기(5)로 구성되어 있다. 전송시스템은 데이터를 전송하지만, 수신기들중 어느 하나의 특정한 수신기(특정한 수신기에 의하여 인식되고 수신되게 하지만 다른 수신기에 의하여 인식, 수신되지 않는 경우) 또는 모든 수신기 [이 경우는 방송 모우드라 칭함]에 데이터가 어드레스되게 하도록 구성된다.

제 2 도에는 데이터가 전송되는 방식이 개략적으로 도시되어 있다. 도시와 같이 데이터는 일예로서 2진수의 동일한 문자(C₁, C₂, C₃…) 형태로 전송된다. 각 메세지(즉 많은 수의 연속되는 문자)의 앞에는 프리앰블(P)가 있으며 이 프리앰블은 소정수의 비트로 이루어진다. 또한 전송시스템은 각 수신기가 프리앰블을 3가지 기능으로 사용할 수 있도록 장치되며, 여기서 3가지 기능은,

a) 프리앰블 종료후 즉시 데이터 메세지가 시작하는 것을 인식하는 기능,즉 문자구성기능과,

b) 발생되기 시작한 데이터 메세지가 특정수신기로 전송되는지 혹은 방송모우드로 전송되는 메세지인지의 여부를 결정하는 어드레스로의 기능과,

c) 수신기가 데이터 메세지의 비트와 동기화될 수 있게 하는 비트 동기 기능들이다.

메세지의 마지막 부분은 포스트앰블(postamble)로 확인되는데 여기서는 더이상 설명하지 않겠다.

3가지 기능 중 두번째 기능, 즉 어드레스 기능을 수행하도록 전송시스템은 (n+1)개의 상이한 프리앰블을 발생시키도록 구성된다. 이들 프리앰블 중 n개의 프리앰블 각각은 그들 다음의 메세지가 특정의 수신기용으로만 수신되게 하는 식으로 수신기에 의해 각각 인식되며, 그 반면에 (n+1) 번 째 프리앰블은 그 다음 메세지가 방송모우드로 전송되게 하여 모든 수신기에 의하여 수신되게 하는 식으로 모든 수신기에 의하여 인식된다. 그러므로 송신기(5)에 의하여 전송되는 각각의 메세지는 어드레스 기능을 수행하는 적당한 어느 하나의 프리앰블에 따라 전송되며, 각각의 수신기는 2가지의 프리앰블을 인식할 수 있어야 한다.

각각의 프리앰블은 y비트를 가진다. 상세히 설명하면, 전송시스템은 만약 각 수신기가 적어도 x비트 이상의 프리앰블을 인식할 수 있다면 두개의 프리앰블 중 어느 하나의 프리앰블을 인식할 수 있게 한다( 여기서 x는 y보다 작음). 그러므로 (y-x)에 달하는 오차가 프리앰블내에서 발생될 수 있으며, 이에 대하여 데이터를 전송하고자한 특정한 수신기 또는 몇개의 수신기는 이들 오차를 인식할수 있다.

각각의 수신기는 인식할 수 있는 2개의 프리앰블을 기억장치내에 기억되게 한다.

각 수신기는 각각의 입력비트를 검사하고 두 가지의 비교를 한다.

즉 입력비트및 그 이전에 입력된 (y-1)비트로 구성된 데이터와, 수신기에 기억되어 있는 두 가지 소정 프리앰블 중 각각 어느 한 프리앰블의 y비트를 비교한다.

이러한 두 가지 비교 중 어느 하나와 비교된 데이터 블록의 적어도 x비트 이상이 일치되면 수신기는 프리앰블을 인식하고 그 다음 비트를 특정한 수신기로 전송된 메세지 첫문자의 첫째 비트로써 수신한다.

프리앰블 수신 확률(전송시)이 전송링크에 대하여 예상되는 평균 오차비에 비하여 높고 (예를 들어 0.95), 프리앰블이 실제로 전송되지 않고 전송링크상에는 잡음만 있을 때 프리앰블을 수신하는 수신기의 확률이 매우낮도록(통상 10^-8) x가 선택된다.

또한 x는 전송링크에 대한 예상 오차비에 비하여 매우 높지 않도록 하여야 하는데, 이는 전송오차로 인하여 수신기가 자체 기억하고 있는 프리 앰블 중의 어느 한 프리앰블을 인식하지 못하게 할 수 있기 때문이다.

또한 각각의 프리앰블은 수신 프리앰블의 모든 y비트를 2가지의 특정한 프리앰블의 비트와 비교할 때까지(적어도 전송선을 통하여 수신한 프리앰블의 x비트와 두 가지 수신기 내에 기억된 프리앰블 중 어느 한 프리앰블의 x비트가 일치됨을 알때까지) 수신기가 정확히 전송되고 수신된 프리앰블을 인식하는 데 대한 낮은 확률을 갖도록 설계된다.

수신기가 입력 프리앰블의 모든 y비트를 수신 완료하기 전에 자체 기억된 프리앰블 중 어느 한 프리앰블로써 입력 프리앰블(전송 오차가 없는 것으로 가정함)을 인식할 수 있도록 프리앰블이 설계되어 졌다면, 수신된 프리앰블의 (x+1)번째 비트가 메세지의 첫번째 문자의 첫째 비트가 되는 것으로 잘못 가정할수 있다. 따라서 전송시스템은 각각의 2가지 값으로 구성시킨 자기 상관함수(auto-correlation function)를 가지는 프리앰블을 사용하는 것이 바람직하다.

특정 수신기 이외의 다른 수신기가 특정 수신기로 전송된 메세지의 프리앰블을 부정확하게 인식하는 확률이 매우 적도록 하기 위하여, (n+1)개의 프리앰블의 모든 쌍이 그들 사이에 상당한 차, 즉 상당한 하밍디스턴스(hamming distance)를 갖도록 설계된다. 유리하게도 이들은 모든 쌍 사이에 하밍디스턴스가 2(y-x)보다 더 크게 설계되었다.

특히 이후 상세히 기술되는 바와 같이, 프리앰블은 두가지의 기본적인 비트열(列) Ⅰ과 Ⅱ로 부터 발생된다.

여기서 기본 비트열 Ⅰ,Ⅱ는

Ⅰ=a₁,a₂,a₃…a_y

Ⅱ=b₁,b₂,b₃…b_y

이다.

그런데 (n+1)개의 프리앰블 중 첫번째 프리앰블을 발생시키기 위하여서는 Ⅰ과 Ⅱ가 더하여져서 첫번째 프리앰블(P₁)으로 발생된다. 여기서,

P₁=(a₁+b₁), (a₂+b₂), (a₃+b₃)…(a_y+b_y)

이다.

두번째 프리앰블 (P₂)는기본적인 비트열 Ⅰ과 Ⅱ 중 어느 하나를 이상시키고 난 후 이를 다른 기본 비트열에 더한 결과로,

P₂=(a₁+b₂), (a₂+b₃), (a₃+b₄)…(a_y+b₁)

으로 된다.

또한 이러한 방법은 다른 프리앰블을 발생시키기 위하여 반복되는데, 예를 들면 P₃와 P₄는

P₃=(a₁+b₃), (a₂+b₄), (a₃+b₅)…(a_y+b₂)

이고,

P₄=(a₁+b₁), (a₂+b₅), (a₃+b₆)…(a_y+b₃)

가 된다.

이러한 방법은 프리앰블의 필요한 수만큼 만들기 위하여 반복된다[(n+1)이 y보다 작다고 가정함 ].

각 수신기가 그에 어드레스된 메세지와 비트 동기화되게 하는 방법은 블록선도로 도시된 수신기들 중 하나를 도시한 제 3 도를 참고하여 이후 기술하고자 한다.

도시한 바와 같이, 수신기는 그 수신기에 의하여 인식되는 두 개의 프리앰블(이하 P_a와 P_b이라 칭함)을 개별적으로 기억하는 두개의 레지스터(register) (송신기에서 만들 수 있는 프리앰블 중 특정 수신기용 프리앰블 (P_a)와 방송모우드용 프리앰블 (P_b)를 저장하는 레지스터)가 설치되며, 또한, 수신기는 각각 y비트용량을 가진 8개의 다른 레지스터(24~38)(송신기에서 전송한 프리엠블을 샘플링하여 저장하는 레지스터)가 설치 된다.

레지스터(24~38)는 입력데이터의 샘플을 수신하도록 연결되는 데, 이입력데이터 분배기(distributionunit)(40)에 의하여 8개의 레지스터에 할당한다.

데이터샘플은 전송선(6)에 연결된 샘플링 게이트(42)에 의하여 발생된다.

샘플링 게이트(42)는 8의 증배율을 가진 배율기(multiplier)(46)을 경유하여 그에 공급되는 수신기를 클럭펄스원(44)에 의하여 발생된 클럭신호로 제어된다.

각각 레지스터(24-38)내의 비트는 각각의 비교기(48)및 (48A)에 의하여 각 레지스터(20)및(22) 내의 비트와 한 비트씩 비교된다.

이들 비트는 데이터 채널(50)을 통하여 각 레지스터(24-38)로 부터 비교기(48)및 (48A)에 공급되어 비교된다.

이후 수신기의 작동을 제 4도에 의거하여 기술하고자 한다.

제4도 4A는 수신기 클럭(44)의 숫자 (I-IX)로 도시된 클럭 주기를 나타낸다.

송신기가 특정 수신기로 전송하려는 메세지의 프리앰블을 전송선(6)으로 전송한다고 가정할 수 있다. 수신기에 의하여 수신된 프리엠블의 파형은 제 4도 C의 4비트주기(I-VI)로 도시되어 있다(데이터 메세지는 시간 T₀에서 시작함).

또한 프리앰블이 오차없이 수신될 수 있다고 가정한다.

그러나 파형(4C)를 파형(4A)와 비교하므로 알 수 있는 바와 같이 프리엠블은 수신기 클럭과 비트 동기되는 상태로 수신되지 않으며, 또한 전송에 의하여 완전한 구형파로 부터 일그러져 있다. 파형 (4B)는 프리엠블이 수신기 클럭과 비트 동기화 상태로 일그러짐이 없게 수신되는 경우의 파형을 나타낸다. 그러므로 파형(4B)은 레지스터(20)에 기억된 프리엠블(P_α)이 수신기 클럭(44)과 비트 동기되어 판독되었음을 나타내는 파형이다. 분예에서 프리엠블은 6비트 001011로 구성된다(제4도에서, 높은 레벨은 1로 나타내며 낮은 레벨은 0으로 나타난다).

수신기가 데이터 메세지를 수신하기 전에 클럭 펄스 파형은 메세지와 비트 동기되어져서 수신기가 중점(T₁)에서 메세지의 최초 비트를 정확히 샘플되게 힌디.

이러한 동기와 작동을 수행하기 위하여, 샘플링 게이트(42)(제3도)는 클럭주파수의 증배 주파수에서 작동되는 데, 이는 클럭(44)로 부터의 클럭신호가 8의 증배율을 갖는 배율기(46)을 경유하여 샘플링 게이트(42)에 공급되기 때문이다. 샘플링 순간들은 파형(4D)로 도시되는 바와 같다. 파형(4E)는 파형(4D)의 샘플링 순간에 파형(4C)에서 샘플한 것을 나타낸다. 여기에서 점은"0"을 나타내며 수직선은 "1"을 나타낸다.

샘플링 게이트(42)에 의하여 발생된 데이터 샘플은 분배기(40)에 의하여 8개의 레지스터(24-38)에 차례를 입력된다.

이러한 샘플은 배율기(46)에 의하여 발생된 샘플링 펄수와 동기화되게 제어되면서 클럭 파형의 각 주기마다 최초 샘플링 순간에 발생된 데이터 샘플이 모두 레지스터(24)에 입력되게 하고, 그 두번째 샘플링 순간에 발생된 데이터가 레지스터(26)에 입력되게 하며,따라서 그 나머지 데이터 샘플에 대하여서도 차례로 레지스터에 입력되며, 그후 8년째 샘플링 순간에 발생된 데이터 샘플이 레지스터(38)에 입력되게 한다.

각 레지스터(24-38)는 6개의 비트이다.

각 데이터 샘플이 각각의 적당한 레지스터(24-38)내로 입력된 후, 그 레지스터의 내용은 샘플링 속도의 배수(倍數) 속도로 도선(52)에서 발생한 신호에 의하여 채널(50)으로 급속히 출력되어 비교기에 입력되며, 이와 동시에 레지스터(20)및 (22)에 기억된 프리엠블(P_a)및 (P_b)도 비교기로 입력된다.

그러므로 각각의 비교기(48)및(48A)는 해당하는 프리엠블(P_a)및(P_b)의 y비트( 본 실예서 y=6임)를 레지스터(24-38)중 검사하고저 하는 특정 레지스터의 y 비트 데이터 샘플과 한 비트씩 비교한다.

따라서 수신기 클럭의 각 비트 주기동안 비교기(48)은 차례로 8번의 비교를 하는데, 처음에는 특정 비트주기의 최초 샘플링 순간에 발생된 데이터 샘플 값을,그 이전의 (y-1)샘플 값(이 실예에서 처럼 5비트 주기동안 최초 샘플링 순간에 발생된 데이터 샘플 값)과 함께 레지스터(20)에 기억된 프리엠블(P_a)의 6비트와 비교하여 두번째로는 특정 비트 주기에 두번째 샘플링 순간에 발생된 데이터 샘플 값을 그 이전의 5비트 주기의 두번째 샘플링 순간에 발생된 데이터 샘플 값과 함께 레지스터(20)에 기억된 프리엠블(P_a)와 비교하며, 계속하여 특정비트 주기의 구 나머지 6개 샘플링 순간에 대하여서도 동일한 비교가 이루어진다.

또한 비교기(48A)도 8번의 유사한 비교를 동시에 하지만, 이러한 비교는 레지스터(22)에 기억된 프리엠블(P_b)과 비교된다.

파형(4F₁)은 레지스터(24)에 기억된 데이터 샘플[각 주기 (I,II,III…)의 최초 샘플링 순간동안 발생된 데이터 샘플]이 어떻게 표시되는가를 나타내며,동시에 파형(4F₂-4F₈)은 레지스터(26-38)내에 데이터 샘플이 개별적으로 어떻게 표시되는가를 나타낸다. 그러므로 비교기(48)은 각각의 파형(4F₁-4F₈)을 파형(4B)[레지스터(20)에 내장된 파형과 동일]와 한 비트씩 비교한다[파형4F₁-4F₈에서, 레지스터(24-38)에 기억된 샘플 펄스는 각각 그들의 펄스 주기가 4B 파형의 한비트 주기와 같게 되어 있어 그들 파형이 파형(4B)와 용이하게 비교되게 한다]. 비교기 (48A)는 동일방법으로 작동하나, 각각의 파형(4F₁-4F₈)이 레지스터(22)에 기억된 프리엠블(방송모우드용 프리엠블 P_n+1)의 파형(도시안됨)과 교대로 비교되게 한다.

각 비교기는 성공적으로 비교작동이 이루어졌을 때, 즉 적어도 X비트 이상의 두개 파형이 일치되었을 때(x는 상기된 바와 같음) "1"을 발생시키도록 구성된다. 성공적인 비교가 이루어지지 못하였을 경우 비교기는 "0"출력을 발생시킨다.

비교기(48)이 성공적인 비교작동을 하지 못하는 상태에서 최초의 비교작동을 했을 때 비교기는 도선(60)을 통하여 레지스터(24-38) 중 성공적인 비교를 하게 한 특정의 레지스터에 대한 확인이 레지스터(62)내에 기억되게 한다. 바꾸어 말하면, 레지스터(61)은 최초의 성공적인 비교작동이 이루어진 시간이 8개의 샘플링 순간이 어디에 해당하는가를 확인한다.

제3도에 도시한 바와 같이, 비교기(48)의 각각 "1"출력은 도선(64)를 경유하여 카운터(62)에 공급되면서 계수를 1씩 증분시킨다. 비교기(48)이 "0"출력을 발생시켰을 때, 이 출력은 도선(66)을 경유하여 카운터(62)의 리셋트(RESET) 입력으로 공급되며 카운터를 0으로 리셋트시킨다.

또한 비교기 (48)로 부터의 "0" 출력은 카운터(62)내에서 그 바로 전의 계수를 또 다른 비교기(68)로 입력되게 하는데, 여기서 계수 값은 수신기의 각 비트 주기동안 발생된 데이터 샘플의 수보다 작은 임계수(threshold number)와 비교된다. 그러므로 이 실예에서의 임계수는 8보다 작은 6일수있다.

비교기(48)에 의한 비교작동이 성공적이지 못하면 그에 따라 비교기(68)은 실패한 이전의 성공적인 비교작동이 얼마나 많이 발생하였는가를 결정하며, 만약 카운터(62)에 의하여 기록된 성공적인 비교작동의 횟수가 임계수(이 실예에서 6)이하임을 비교기(68)이 결정하였을 경우, 이러한 과정은 반복되고 카운터는 다시 비교가 이루어지는 횟수를 계수하기 시작한다.

그러나 비교기 (68)이 특정시간에 카운터(62)에 의하여 기록된 성공적인 비교 횟수를 임계수보다 많다고 결정하였을 경우 이 비교기는 도선(72)를 통해 배율기(46)을 정지되게 하여, 샘플게이트(42)가 수신기 클럭 펄스속도로 전송선(6)을 통해 전송되는 데이터를 샘플링하며, 동시에 도선(74)를 경유하여 제어기 (76)내로 성공적인 비교 횟수를 나타내는 계수 값 신호를 공급한다.

제어기(76)은 최초의 성공적인 비교 작동을 한 샘플링 순간의 확인신호를 메모리(61)로 부터 수신하며, 이로써 카운터(62)에 의하여 기록된 첫번째와 마지막의 성공적인 비교작동 샘플링 순간 사이의 중간시간을 결정한다. 또한 제어기(76)은 도선(78)을 통해 클럭 (44)을 제조정하여, 샘플링 게이트(42)가 비교적 낮은 샘플링속도(즉 클럭펄수 속도로 )로 샘플링하는 최초 데이터 샘플이 다음의 비트 주기의 중간시간에서 이루어지도록 한다. 이로써 제 4도를 참고로 하여 이후 상세히 기술되는 바와 같이 샘플링 데이터는 수신기 클럭펄스 파형을 입력 데이터와 비트-동기되게 한다.

x값과 파형(4B)에 대한 프리엠블 Pa의 형태가 입력 프리엠블의 모든 y비트(또는 이 실예에서 처럼 6비트)를 기억된 프리앰블과 비교하였을 때까지 비교기 (48)에 의하여 성공적으로 비교될 수 없는 것이라 가정한다면, 비교기(48)은 시간(T₃)(즉 입력 프리엠블의 마지막 비트가 시작할 때)까지 성공적인 비교작동을 할 수 없다.(여기서 t₃의 순간에도 데이터는 6비트를 다 수신하였으나 최초의 성공적인 비교가 이루어지지 않는 것은 수신기에서 수신된 프리엠블의 일그러짐에 의하여 III및 V비트 주기에서 데이터를 올바르게 샘플링하지 못하였기 때문이다.) 시간t₃때에서와 그 후에 비교기(48)은 6개 비트의 수신된 프리앰블을 기억된 프리엠블과 비교할 수 있으므로, 프리앰블 중의 적어도 x비트 이상이 기억된 프리엠블의 비트와 일치하고 있는지의 여부를 결정할 수 있도록 충분히 많은 비트를 비교한다.

다음의 표 A는 시간(t₃-t₁₁)에서 비교기(48)에 공급되는 파형(4F₁-4F₈)에 해당하는 데이터 샘플 값을 각각 나타낸다.

[표 1]

상기된 바와 같이, 비교기(48)은 각각의 연속되는 데이터 샘플과 001011인 레지스터(20)에 미리 기억된 프리미앰블을 비교한다.

다음의 표 B는 8가지의 연속 비교작동에 대한 비교기(48)의 출력을 나타낸다.

[표 2]

표 B로 부터, 카운터(62)가 시간 t₁₀에서 계수 7을 계수함을 알 수 있다.

시간 t₁₁에서 비교기 (48)은 성공적이지 못한 비교작동을 기록하며 카운터(62)의 계수(즉 7)가 판독되고 비교기(68)내에서 임계 값(실예에서는 6)과 비교된다.

이러한 비교작동은 성공적이라 할 수 있으며, 이에 따라 비교기(68)은 제어기(76)을 작동시키고 배율기(46)을 정지시킨다.

카운터(62)에 기억된 최초의 성공적인 비트에 대한 시간의 인식은 시간 t₄에서 이루어 진다. 그러므로 시간 t₄와 t₁₀사이에 중간의 시간은 T₇(7번째 샘플링 순간)이며, 제어기(76)은 클럭 펄스(44)를 제조정(위상조정)하여 샘플링 게이트(42)에 의하여 비교적 낮은 속도로 일어나는 그 다음 샘플이 시간 t₁에서 발생하게하는데, 여기서 시간 T₁은 7번째 샘플링 순간이 그 다음 비트 주기내에서 발생할 때의 시간이다. 그러므로 메세제의 제 1비트는 제1비트의 중간지점에서 정확히 샘플링되며, 수신기의 클럭 (44)도 정확히 동되된다. 시간 t₁₃및 t₁₄는 샘플링 게이트(42)(비트 속도로 샘플링 함)가 입력데이터를 샘플링하는 다음 시간을 나타낸다.

제 3도는 비교가(48A)가 비교기(48)에 의하여 제어되는 성분들과 동일한 성분을 제어하며, 이 성분들은 동일한 참고번호를 가지면서 부호(A)로 구별된다. 이들의 작용은 비교기(48)에 의하여 제어되는 성분의 작동과 동일하므로, 이후 이에 대하여 기술하지 않겠다.

제 3도에 블록선도로 도시한 전송시스템의 일부는 소프트웨어에 따라 제어되는 마이크로 프로세서에 의하여 작동된다.

예를 들면, 비교기(48)및(48A)에 의하여 이루어지는 성공적인 비교 ghl수의 기록과, 셈플링 게이트(42)가 비교적 낮은 속도로 샘플링을 시작하는 정확한 시간을 비교기(68 및 68A) 및 제어기 (76)에 의하여 수행되는 계산은 소프트웨어에 따라 제어되는 마으크로 프로세서에 의하여 이루어진다.

비교기(68)및 (68A)가 응답하고 비트 동기전에 발생하여야 하는 성공적인 비교회수를 결정하는 임계수가 너무 높게 되면(이 경우 비트 주기당 발생되는 샘플의 수에 너무 근사한 8일 경우에는), 입력 파형의 일그러짐이 어느 한 비교기에 의하여 인식되지 않게 한다.(따라서 임계수를 8로 하였을 경우 상기의에는 성공적인 비교작동을 하지 못하고 송신기가 정송하려는 데이터가 입력되는 데로 계속하여 샘플링하고 비교하는 과정을 되풀이함으로써 데이터의 전송이 이루어지지 않는다).

제5도는 제3도의 레지스터(24-38)가 y를 64로 하고 매우 빠른 샘플링 속도를 비트 속도의 8배로 하는 경우에 512비트랜덤 억세스 메모리 (RAM)에 의하여 어떻게 작동되는가를 나xk낸다. 램(RAM)은 8개의 64비트 레지스터로 구성되며, 또한 이 램에는 512-비트 어드레스카운터(80)이 있으며, 이러한 카운터는 각 레지스터단 어그레스의 최하위 3비트로 이루어진 부분 (80A)와 각 레지스터단 어드레스의 최상위 6비트로 이루어진 부분(80B)로 분할되어 있다.

각 데이터 샘플이 분배기(40)에 수신되면, 분배기(40)은 이러한 데이터 샘플을, RAM을 구성하며 어드레스 카운터(80)을 1씩 증분시키는 6개의 64비트 레지스터중의 적당한 레지스터내로 공급하며, 이후 즉시 그리고 다음 데이터 샘플이 수신되기 전에 6비트의 최상위 카운터단(80B)는 도선(60)상의 타이밍 펄스에 의하여 완전히 전주기(64개 펄스로 이루어짐)에 걸쳐 급속히 계수된다. 이 일이 진행되는 동안 3비트의 최하위 카운터단(80A)는 정지상태로 유지된다. 카운터단(80B) 이러한 방법으로 증분됨에 따라, 카운터는 램내의 레지스터중 적당한 어느 한 레지스터의 84단을 어드레스하고 비트 샘플은 채널(50)을 경유하여 비교기(48) 및(48A)(제3도)에 입력된다.

그다음 데이터가 수신되었을 때 분배기(40) 램내에 그 다음 64비트 레지스터내로 데이터 샘플을 공급하고 카운터의 계수를 증분시키면서 이 과정을 반복한다.

이러한 방식으로 카운터(80)의 3비트의 최하위 카운터단(80A)는, 6비트의 최상위 카운터단(80A)가 저장된 샘플을 비교기(48)및 (48A)에 번갈아 전송하도록 그 레지스터의 각 단을 어드레스하는 동안, 각 샘플링 시간 동안 동작하는 8개의 레지스터 중 하나의 특정 레지스터를 확인,인식한다.

레지스터(20) 및 (22) (제3도)에 기어된 프리엠블(P_a) 및 (P_b)를 발생시키기 위하여 두 가지의 기본적인 비트(bit) 열(列) (I)과 (II) (모든 프리앰블은 이미 기술한 바와 같이 구성됨)는 각 수신기에 기억될수도 있다.

그 다음 각 수신기는 자체의 레지스터(20) 및 (22)내에 기억시키기 위한 두 개의 프리앰블을 발생시키도록 프로그램되거나 다른 방식으로 지시받을 수 있으며, 이러한 프리앰블은 두 개의 비트 열에 대하여 그들 중 하나를 위상전위시킨 후 두개의 기본 비트열을 함께 더함으로써 발생된다.

상기로 부터 우리는 송신기(5)에 의하여 전송된 각각의 데이터 메세지의 프리앰블이 상기의 세가지 기능 즉

a)문자구성하는 기능(데이터 메세지의 시작을 확인)

b)수신기중의 특정한 수신기 또는 모든 수신기를 어드레싱하는 기능과,

c)어드레스된 수신기 또는 수신기들을 비트-동기화하는 기능을 수행하도록 동시에 어떻게 사용되고 있는가를 분명히 알 수 있다.

Claims (1)

1. 데이터송신기 (5)로 부터 전송선(6)을 통하여 송신기와 연결된 다수의 수신기(8…n)중 하나의 특정수신기로 데이터메세지를 전송하는 시스템에 있어서, 송신기내의 프리엠블 발생장치는 데이터 메세지의 바로 앞에 위치하여 메세지를 전송하려는 수신기중의 특정수신기에 의해서는 인식될 수 있으나 나머지 수신기에 의해서는 인식되지 않는 프리엠블(P)를 발생하고, 각 수신기내의 비교기(48,48A)는 전송선을 통해 수신한 각 프리엠블의 인식여부를 검사하며, 또한 각 수신기내의 제어기(76)는 인식된 프리앰블에 응답하여 프리앰블을 인식한 수신기와 인식된 프리앰블 다음의 데이터 메세지를 동기시키는 것을 특징으로 하는 데이터 전송 시스템.

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