JPH0981532A - 分散記憶型並列計算機 - Google Patents
分散記憶型並列計算機Info
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- JPH0981532A JPH0981532A JP7231737A JP23173795A JPH0981532A JP H0981532 A JPH0981532 A JP H0981532A JP 7231737 A JP7231737 A JP 7231737A JP 23173795 A JP23173795 A JP 23173795A JP H0981532 A JPH0981532 A JP H0981532A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
(57)【要約】
【課題】 複数のプロセッサエレメント（ＰＥ）に分割
・配置された配列データを複数のＰＥ間で転送しながら
配列データに対する処理を行なう分散記憶型並列計算機
に関において、アドレス計算に要していた処理装置のオ
ーバヘッド時間を省略し、処理効率の向上をはかる。 【解決手段】 各ＰＥ１に、アクセス対象の配列要素を
保持しているＰＥ１のＰＥ番号とそのＰＥ１内での当該
配列要素の記憶装置上アドレスとを生成する配列アドレ
ス変換装置６が付加され、配列データの配列要素に対す
るアクセス時には、処理装置４が配列アドレス変換装置
６を起動し、通信装置５が、配列アドレス変換装置６に
より生成されたＰＥ番号をもつＰＥ１へ、配列アドレス
変換装置６により生成された記憶装置上アドレスを付与
して当該配列要素に対するアクセス要求情報を送信する
ように構成する。
・配置された配列データを複数のＰＥ間で転送しながら
配列データに対する処理を行なう分散記憶型並列計算機
に関において、アドレス計算に要していた処理装置のオ
ーバヘッド時間を省略し、処理効率の向上をはかる。 【解決手段】 各ＰＥ１に、アクセス対象の配列要素を
保持しているＰＥ１のＰＥ番号とそのＰＥ１内での当該
配列要素の記憶装置上アドレスとを生成する配列アドレ
ス変換装置６が付加され、配列データの配列要素に対す
るアクセス時には、処理装置４が配列アドレス変換装置
６を起動し、通信装置５が、配列アドレス変換装置６に
より生成されたＰＥ番号をもつＰＥ１へ、配列アドレス
変換装置６により生成された記憶装置上アドレスを付与
して当該配列要素に対するアクセス要求情報を送信する
ように構成する。
Description
【０００１】（目次） 発明の属する技術分野 従来の技術（図２１〜図２３） 発明が解決しようとする課題 課題を解決するための手段（図１，図２０） 発明の実施の形態 （ａ）第１実施形態の説明（図２〜図１０） （ｂ）第２実施形態の説明（図１１，図２０） （ｃ）第３実施形態の説明（図１２） （ｄ）第４実施形態の説明（図１３，図１４） （ｅ）第５実施形態の説明（図１５，図１６） （ｆ）第６実施形態の説明（図１７，図１８） （ｇ）第７実施形態の説明（図１９） 発明の効果
【０００２】
【発明の属する技術分野】本発明は、例えば数値計算や
画像処理等のように膨大なデータを高速に処理すべく複
数のプロセッサエレメントを並列的に動作させる並列計
算機に関し、特に、配列データを複数のプロセッサエレ
メントに分割して記憶し、これらのプロセッサエレメン
ト間で配列データの転送を行ないながら配列データに対
する処理を行なう分散記憶型並列計算機に関する。
画像処理等のように膨大なデータを高速に処理すべく複
数のプロセッサエレメントを並列的に動作させる並列計
算機に関し、特に、配列データを複数のプロセッサエレ
メントに分割して記憶し、これらのプロセッサエレメン
ト間で配列データの転送を行ないながら配列データに対
する処理を行なう分散記憶型並列計算機に関する。
【０００３】
【従来の技術】一般に、並列計算機では、図２１に示す
ように、多数のプロセッサエレメント（以下、ＰＥと略
記する）１００が通信路２００を介して通信可能に接続
されており、これらのＰＥ１００間で通信路２００を介
してデータ転送を行ないながら処理が実行されるように
なっている。
ように、多数のプロセッサエレメント（以下、ＰＥと略
記する）１００が通信路２００を介して通信可能に接続
されており、これらのＰＥ１００間で通信路２００を介
してデータ転送を行ないながら処理が実行されるように
なっている。
【０００４】このような並列計算機を構成する各ＰＥ１
００は、通常、各種データを記憶する主記憶装置（Ｍ
Ｓ）１０１と、この主記憶装置１０１上のデータに対す
る処理を行なうプロセッサ（処理装置，ＣＰＵ）１０２
と、通信路２００を介して他ＰＥ１００との通信を行な
うプロセッサエレメント間通信装置１０３とから構成さ
れている。
００は、通常、各種データを記憶する主記憶装置（Ｍ
Ｓ）１０１と、この主記憶装置１０１上のデータに対す
る処理を行なうプロセッサ（処理装置，ＣＰＵ）１０２
と、通信路２００を介して他ＰＥ１００との通信を行な
うプロセッサエレメント間通信装置１０３とから構成さ
れている。
【０００５】そして、配列データを多数のＰＥ１００に
分割して配置される分散記憶型並列計算機では、各ＰＥ
１００に分割・配置された配列データを、多数のＰＥ１
００間で転送しながら、配列データに対する処理を行な
っている。以下に、配列データの一般的な２つの分割配
置手法を説明する。ここでは、配列データを例えばＡ
(1:100) と表記し、この配列データＡ(1:100) を、ＰＥ
１００としての４台のＰＥ＃０〜ＰＥ＃３に分割する場
合について説明する。なお、“Ａ”は配列データ（Arra
y)であることを示し、配列データＡ(1:100) は１００個
の配列要素Ａ(1),Ａ(2),…，Ａ(100) から構成されてい
る。
分割して配置される分散記憶型並列計算機では、各ＰＥ
１００に分割・配置された配列データを、多数のＰＥ１
００間で転送しながら、配列データに対する処理を行な
っている。以下に、配列データの一般的な２つの分割配
置手法を説明する。ここでは、配列データを例えばＡ
(1:100) と表記し、この配列データＡ(1:100) を、ＰＥ
１００としての４台のＰＥ＃０〜ＰＥ＃３に分割する場
合について説明する。なお、“Ａ”は配列データ（Arra
y)であることを示し、配列データＡ(1:100) は１００個
の配列要素Ａ(1),Ａ(2),…，Ａ(100) から構成されてい
る。
【０００６】ブロック分割と呼ばれる分割配置手法で
は、図２２に示すように、例えば、ＰＥ＃０の主記憶装
置１０１に配列データＡ(1:25)が分割配置され、ＰＥ＃
１の主記憶装置１０１に配列データＡ(26:50) が分割配
置され、ＰＥ＃２の主記憶装置１０１に配列データＡ(5
1:75) が分割配置され、ＰＥ＃３の主記憶装置１０１に
配列データＡ(76:100)が分割配置される。なお、図２２
では、１つの配列要素の大きさが１バイトである場合が
示されている。
は、図２２に示すように、例えば、ＰＥ＃０の主記憶装
置１０１に配列データＡ(1:25)が分割配置され、ＰＥ＃
１の主記憶装置１０１に配列データＡ(26:50) が分割配
置され、ＰＥ＃２の主記憶装置１０１に配列データＡ(5
1:75) が分割配置され、ＰＥ＃３の主記憶装置１０１に
配列データＡ(76:100)が分割配置される。なお、図２２
では、１つの配列要素の大きさが１バイトである場合が
示されている。
【０００７】また、サイクリック分割と呼ばれる分割配
置手法では、図２３に示すように、例えば、ＰＥ＃０の
主記憶装置１０１に配列要素Ａ(1),Ａ(5),Ａ(9),…，Ａ
(97)が分割配置され、ＰＥ＃１の主記憶装置１０１に配
列要素Ａ(2),Ａ(6),Ａ(10)，…，Ａ(98)が分割配置さ
れ、ＰＥ＃２の主記憶装置１０１に配列要素Ａ(3),Ａ
(7),Ａ(11)，…，Ａ(99)が分割配置され、ＰＥ＃３の主
記憶装置１０１に配列データ要素Ａ(4),Ａ(8),Ａ(12)，
…，Ａ(100) が分割配置される。なお、図２３でも、１
つの配列要素の大きさが１バイトである場合が示されて
いる。
置手法では、図２３に示すように、例えば、ＰＥ＃０の
主記憶装置１０１に配列要素Ａ(1),Ａ(5),Ａ(9),…，Ａ
(97)が分割配置され、ＰＥ＃１の主記憶装置１０１に配
列要素Ａ(2),Ａ(6),Ａ(10)，…，Ａ(98)が分割配置さ
れ、ＰＥ＃２の主記憶装置１０１に配列要素Ａ(3),Ａ
(7),Ａ(11)，…，Ａ(99)が分割配置され、ＰＥ＃３の主
記憶装置１０１に配列データ要素Ａ(4),Ａ(8),Ａ(12)，
…，Ａ(100) が分割配置される。なお、図２３でも、１
つの配列要素の大きさが１バイトである場合が示されて
いる。
【０００８】分散記憶型並列計算機における上述のよう
な配列データの分割配置手法は、米国Rice大学の“HIGH
PERFORMANCE FORTRAN FORUM”発行の“High Performan
ce Fortran Language Specification ”に詳しく記述さ
れており、一般的な手法である。ところで、分散記憶型
並列計算機では、各ＰＥ１００が、複数のＰＥ１００上
に分割・配置された配列データのある配列要素に対して
アクセスする場合、配列データアクセス情報と配列デー
タ分割情報とに基づいて、アクセス対象配列要素が存在
するＰＥ１００の番号（以下、ＰＥ番号という；例えば
前記＃０〜＃３のいずれか）と、そのＰＥ１００の主記
憶装置１０１上におけるアクセス対象配列要素のアドレ
ス（以下、ＰＥ内アドレスという）とを求める必要があ
る。
な配列データの分割配置手法は、米国Rice大学の“HIGH
PERFORMANCE FORTRAN FORUM”発行の“High Performan
ce Fortran Language Specification ”に詳しく記述さ
れており、一般的な手法である。ところで、分散記憶型
並列計算機では、各ＰＥ１００が、複数のＰＥ１００上
に分割・配置された配列データのある配列要素に対して
アクセスする場合、配列データアクセス情報と配列デー
タ分割情報とに基づいて、アクセス対象配列要素が存在
するＰＥ１００の番号（以下、ＰＥ番号という；例えば
前記＃０〜＃３のいずれか）と、そのＰＥ１００の主記
憶装置１０１上におけるアクセス対象配列要素のアドレ
ス（以下、ＰＥ内アドレスという）とを求める必要があ
る。
【０００９】ここで、配列データアクセス情報は、ア
クセス対象となる配列データの識別子（以下、配列識別
子と表記）および配列データ先頭要素からアクセス対
象の配列要素までの添字オフセット（以下、添字オフセ
ットと表記）である。また、配列データ分割情報は、
配列データの１要素の大きさ（以下、要素サイズと表
記），配列データの次元数（以下、配列次元数と表
記），各次元毎の添字範囲（以下、次元ｉの配列添字
範囲と表記），各次元毎の分割方法（以下、次元ｉの
分割方法と表記），各次元毎の分割数（以下、次元ｉ
の分割数と表記），各次元毎のＰＥ番号の増分値（以
下、次元ｉのＰＥ番号増分値と表記）および分割され
た配列データの片（分割片）のＰＥ１００の主記憶装置
１０１上のアドレス（以下、分割片アドレスと表記）で
ある。
クセス対象となる配列データの識別子（以下、配列識別
子と表記）および配列データ先頭要素からアクセス対
象の配列要素までの添字オフセット（以下、添字オフセ
ットと表記）である。また、配列データ分割情報は、
配列データの１要素の大きさ（以下、要素サイズと表
記），配列データの次元数（以下、配列次元数と表
記），各次元毎の添字範囲（以下、次元ｉの配列添字
範囲と表記），各次元毎の分割方法（以下、次元ｉの
分割方法と表記），各次元毎の分割数（以下、次元ｉ
の分割数と表記），各次元毎のＰＥ番号の増分値（以
下、次元ｉのＰＥ番号増分値と表記）および分割され
た配列データの片（分割片）のＰＥ１００の主記憶装置
１０１上のアドレス（以下、分割片アドレスと表記）で
ある。
【００１０】そして、ＰＥ番号およびＰＥ内アドレス
は、上述した配列データアクセス情報および配列データ
分割情報として与えられる数値を、後述するような所定
の計算式に代入することにより算出されるが、その数値
計算は、従来、プロセッサ１０２上においてソフトウエ
アにより行なわれている。例えば図２２に示すように、
要素サイズが１バイトの要素１００個からなる配列デー
タＡ(1:100) がＰＥ＃０からＰＥ＃３までの４つのＰＥ
１００でブロック分割されており、各分割片の各ＰＥ１
００の主記憶装置１０１中での先頭アドレスが１０００
０であるとき、あるＰＥ１００が配列データの一つの配
列要素Ａ(40)に対してアクセスする場合について説明す
る。
は、上述した配列データアクセス情報および配列データ
分割情報として与えられる数値を、後述するような所定
の計算式に代入することにより算出されるが、その数値
計算は、従来、プロセッサ１０２上においてソフトウエ
アにより行なわれている。例えば図２２に示すように、
要素サイズが１バイトの要素１００個からなる配列デー
タＡ(1:100) がＰＥ＃０からＰＥ＃３までの４つのＰＥ
１００でブロック分割されており、各分割片の各ＰＥ１
００の主記憶装置１０１中での先頭アドレスが１０００
０であるとき、あるＰＥ１００が配列データの一つの配
列要素Ａ(40)に対してアクセスする場合について説明す
る。
【００１１】このとき、配列データアクセス情報は、 〔アクセス情報．配列識別子〕＝Ａ 〔アクセス情報．添字オフセット〕＝４０−１＝３９ となり、配列データ分割情報は、 〔分割情報．要素サイズ〕＝１ 〔分割情報．配列次元数〕＝１ 〔分割情報．次元１の配列添字範囲〕＝１：１００ 〔分割情報．次元１の分割方法〕＝ブロック 〔分割情報．次元１の分割数〕＝２５ 〔分割情報．次元１のＰＥ番号増分値〕＝１ 〔分割情報．分割片アドレス〕＝１００００ となる。
【００１２】そして、配列要素Ａ(40)が存在するＰＥ１
００の番号は、下式により算出される。 〔ＰＥ番号〕 ＝〔添字オフセット〕／ ｛（〔次元１の配列添字範囲上限〕−〔次元１の配列添字範囲〕＋１）／ 〔次元１の分割数〕｝×〔次元１のＰＥ番号増分値〕 ＝３９／｛（１００−１＋１）／４｝×１ ＝３９／２５×１ ＝１ また、配列要素Ａ(40)のＰＥ内アドレスは、下式により
算出される。
００の番号は、下式により算出される。 〔ＰＥ番号〕 ＝〔添字オフセット〕／ ｛（〔次元１の配列添字範囲上限〕−〔次元１の配列添字範囲〕＋１）／ 〔次元１の分割数〕｝×〔次元１のＰＥ番号増分値〕 ＝３９／｛（１００−１＋１）／４｝×１ ＝３９／２５×１ ＝１ また、配列要素Ａ(40)のＰＥ内アドレスは、下式により
算出される。
【００１３】 〔ＰＥ内アドレス〕 ＝〔添字オフセット〕％ ｛（〔次元１の配列添字範囲上限〕−〔次元１の配列添字範囲〕＋１）／ 〔次元１の分割数〕｝×〔要素サイズ〕＋〔分割片アドレス〕 ＝３９％｛（１００−１＋１）／４｝×１＋１００００ ＝１００１４ つまり、配列要素Ａ(40)のアドレスは、ＰＥ＃１の主記
憶装置１０１上の、アドレス１００１４となる。ただ
し、上記２式の記述中において、“／”は整数除算（小
数点以下切捨て）、“％”は整数モデュロ(modulo)演算
を意味する。
憶装置１０１上の、アドレス１００１４となる。ただ
し、上記２式の記述中において、“／”は整数除算（小
数点以下切捨て）、“％”は整数モデュロ(modulo)演算
を意味する。
【００１４】なお、上述したアドレス演算は、一次元配
列に対してアクセスする場合に行なわれるものである
が、多次元配列に対するアクセスの場合にも、上記計算
を行なうことにより容易に対応することができる。ま
た、上述のアドレス計算は、配列データの一配列要素に
対してアクセスする場合に行なわれるものであるが、例
えば配列データのうちの配列要素群Ａ(40)〜Ａ(66)に対
して連続的にアクセスする場合には、まず最初に、各Ｐ
Ｅ１００毎の先頭配列要素と、その先頭配列要素から続
くアクセス対象配列要素の個数とを計算してから、各Ｐ
Ｅ１００毎の先頭配列要素について、上述と同様の一配
列要素のアドレス計算を行なう。
列に対してアクセスする場合に行なわれるものである
が、多次元配列に対するアクセスの場合にも、上記計算
を行なうことにより容易に対応することができる。ま
た、上述のアドレス計算は、配列データの一配列要素に
対してアクセスする場合に行なわれるものであるが、例
えば配列データのうちの配列要素群Ａ(40)〜Ａ(66)に対
して連続的にアクセスする場合には、まず最初に、各Ｐ
Ｅ１００毎の先頭配列要素と、その先頭配列要素から続
くアクセス対象配列要素の個数とを計算してから、各Ｐ
Ｅ１００毎の先頭配列要素について、上述と同様の一配
列要素のアドレス計算を行なう。
【００１５】つまり、図２２に示すブロック分割例に従
って説明すると、アクセス対象の配列要素群がＡ(40)〜
Ａ(66)である場合、次の手順で各ＰＥ１００の転送範囲
を計算することができる。 〔ステップ１〕配列要素Ａ(40)について上述の計算を適
用することにより、この配列要素Ａ(40)がＰＥ＃１のア
ドレス１００１４に格納されていることが分かる。
って説明すると、アクセス対象の配列要素群がＡ(40)〜
Ａ(66)である場合、次の手順で各ＰＥ１００の転送範囲
を計算することができる。 〔ステップ１〕配列要素Ａ(40)について上述の計算を適
用することにより、この配列要素Ａ(40)がＰＥ＃１のア
ドレス１００１４に格納されていることが分かる。
【００１６】〔ステップ２〕ＰＥ＃ｉへのアクセス個数
を次式により求める。 〔ＰＥ＃ｉのアクセス個数〕＝｛MIN(〔アクセス対象の
後尾添字オフセット〕，〔ＰＥ＃ｉが保持する後尾要素
の添字オフセット〕）−〔ＰＥ＃ｉのアクセス対象の先
頭添字〕＋〔アクセスストライド〕｝／〔アクセススト
ライド〕 ただし、MIN(a,b)は、ａおよびｂのうち小さい方の値を
抽出する関数を表している。また、“ＰＥ＃ｉが保持す
る後尾要素”とは、ＰＥ＃ｉに割り当てられた配列デー
タの最終要素のことであり、図２２に示す例において、
ＰＥ＃０ではＡ(25)、ＰＥ＃１ではＡ(50)、ＰＥ＃２で
はＡ(75)、ＰＥ＃３ではＡ(100) のことである。
を次式により求める。 〔ＰＥ＃ｉのアクセス個数〕＝｛MIN(〔アクセス対象の
後尾添字オフセット〕，〔ＰＥ＃ｉが保持する後尾要素
の添字オフセット〕）−〔ＰＥ＃ｉのアクセス対象の先
頭添字〕＋〔アクセスストライド〕｝／〔アクセススト
ライド〕 ただし、MIN(a,b)は、ａおよびｂのうち小さい方の値を
抽出する関数を表している。また、“ＰＥ＃ｉが保持す
る後尾要素”とは、ＰＥ＃ｉに割り当てられた配列デー
タの最終要素のことであり、図２２に示す例において、
ＰＥ＃０ではＡ(25)、ＰＥ＃１ではＡ(50)、ＰＥ＃２で
はＡ(75)、ＰＥ＃３ではＡ(100) のことである。
【００１７】ここで、ＰＥ＃１の値を用いて、上記式に
よりＰＥ＃１へのアクセス個数を計算すると、 〔ＰＥ＃１へのアクセス個数〕 ＝｛MIN(６５，４９）−３９＋１｝／１ ＝４９−３９＋１ ＝１１ となる。即ち、ＰＥ＃１に対しては、配列要素Ａ(40)を
先頭として１１個の要素つまり配列要素Ａ(40)〜Ａ(50)
にアクセスすることが求められる。
よりＰＥ＃１へのアクセス個数を計算すると、 〔ＰＥ＃１へのアクセス個数〕 ＝｛MIN(６５，４９）−３９＋１｝／１ ＝４９−３９＋１ ＝１１ となる。即ち、ＰＥ＃１に対しては、配列要素Ａ(40)を
先頭として１１個の要素つまり配列要素Ａ(40)〜Ａ(50)
にアクセスすることが求められる。
【００１８】以上のように、配列要素Ａ(40)の先頭アド
レスと、アクセスストライドと、アクセス個数とが求ま
れば、配列要素Ａ(40)のアドレスにアクセスストライド
値を順次加算すれば、以降の配列要素Ａ(41)，Ａ(42)，
…，Ａ(50)のアドレスを求めることができる。 〔ステップ３〕次の配列要素Ａ(51)をアクセスの先頭要
素と見做して、上述した〔ステップ１〕および〔ステッ
プ２〕の計算を適用すれば、ＰＥ＃２に対しては、この
ＰＥ＃２のアドレス１００００に格納されている配列要
素Ａ(51)から１６個の要素、つまり配列要素Ａ(51)〜Ａ
(66)にアクセスする必要があることが分かる。そして、
〔ステップ２〕において、〔アクセス対象の後尾添字オ
フセット〕←〔ＰＥ＃２が保持する後尾要素の添字オフ
セット〕、即ち、６５←７４が成立し、全てのアクセス
対象の計算が終了したことを判定できる。
レスと、アクセスストライドと、アクセス個数とが求ま
れば、配列要素Ａ(40)のアドレスにアクセスストライド
値を順次加算すれば、以降の配列要素Ａ(41)，Ａ(42)，
…，Ａ(50)のアドレスを求めることができる。 〔ステップ３〕次の配列要素Ａ(51)をアクセスの先頭要
素と見做して、上述した〔ステップ１〕および〔ステッ
プ２〕の計算を適用すれば、ＰＥ＃２に対しては、この
ＰＥ＃２のアドレス１００００に格納されている配列要
素Ａ(51)から１６個の要素、つまり配列要素Ａ(51)〜Ａ
(66)にアクセスする必要があることが分かる。そして、
〔ステップ２〕において、〔アクセス対象の後尾添字オ
フセット〕←〔ＰＥ＃２が保持する後尾要素の添字オフ
セット〕、即ち、６５←７４が成立し、全てのアクセス
対象の計算が終了したことを判定できる。
【００１９】なお、以上の計算は、配列要素群Ａ(40)〜
Ａ(66)に対するアクセスを行なうＰＥ１００のプロセッ
サ１０１上でソフトウエアにより行なわれる。
Ａ(66)に対するアクセスを行なうＰＥ１００のプロセッ
サ１０１上でソフトウエアにより行なわれる。
【００２０】
【発明が解決しようとする課題】しかしながら、従来の
分散記憶型並列計算機では、複数のＰＥ１００に分割・
配置された配列データに対してアクセスする際に、アク
セス対象配列要素について上述のようなアドレス計算を
ＰＥ１００のＣＰＵ（処理装置）１０２上でソフトウエ
アにより行なわなければならず、そのアドレス計算処理
に多大な時間を要する。従って、分割・配置された配列
データに対するアクセスに際しては、ＰＥ１００のＣＰ
Ｕ１０２において大きなオーバヘッド時間がかかること
になる。
分散記憶型並列計算機では、複数のＰＥ１００に分割・
配置された配列データに対してアクセスする際に、アク
セス対象配列要素について上述のようなアドレス計算を
ＰＥ１００のＣＰＵ（処理装置）１０２上でソフトウエ
アにより行なわなければならず、そのアドレス計算処理
に多大な時間を要する。従って、分割・配置された配列
データに対するアクセスに際しては、ＰＥ１００のＣＰ
Ｕ１０２において大きなオーバヘッド時間がかかること
になる。
【００２１】本発明は、このような課題に鑑み創案され
たもので、分割・配置された配列データに対するアクセ
ス時のアドレス計算を処理装置における処理とは独立・
並行して行なえるようにして、アドレス計算に要してい
た処理装置のオーバヘッド時間を省略し、処理効率の向
上をはかった分散記憶型並列計算機を提供することを目
的とする。
たもので、分割・配置された配列データに対するアクセ
ス時のアドレス計算を処理装置における処理とは独立・
並行して行なえるようにして、アドレス計算に要してい
た処理装置のオーバヘッド時間を省略し、処理効率の向
上をはかった分散記憶型並列計算機を提供することを目
的とする。
【００２２】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はプロセッサエレメン
ト（以下、ＰＥという）、２は複数のＰＥ１間を通信可
能に接続する通信路である。複数のＰＥ１には配列デー
タが分割して記憶されており、複数のＰＥ１間で通信路
２を介して配列データの転送を行ないながら配列データ
に対する処理が行なわれるようになっている。即ち、複
数のＰＥ１と通信路２とにより分散記憶型並列計算機が
構成されている。
ック図で、この図１において、１はプロセッサエレメン
ト（以下、ＰＥという）、２は複数のＰＥ１間を通信可
能に接続する通信路である。複数のＰＥ１には配列デー
タが分割して記憶されており、複数のＰＥ１間で通信路
２を介して配列データの転送を行ないながら配列データ
に対する処理が行なわれるようになっている。即ち、複
数のＰＥ１と通信路２とにより分散記憶型並列計算機が
構成されている。
【００２３】このような分散記憶型並列計算機を構成す
る各ＰＥ１は、記憶装置３，処理装置４，通信装置５お
よび配列アドレス変換装置６を有している。ここで、記
憶装置３は、分割された配列データを記憶するものであ
り、処理装置４は、記憶装置３上のデータに対する処理
を行なうものであり、通信装置５は、通信路２を介して
他ＰＥ１との通信を行なうものである。
る各ＰＥ１は、記憶装置３，処理装置４，通信装置５お
よび配列アドレス変換装置６を有している。ここで、記
憶装置３は、分割された配列データを記憶するものであ
り、処理装置４は、記憶装置３上のデータに対する処理
を行なうものであり、通信装置５は、通信路２を介して
他ＰＥ１との通信を行なうものである。
【００２４】また、配列アドレス変換装置６は、本発明
において新たに付加されたもので、処理装置４からの制
御命令に応じて設定される配列データ分割情報と、処理
装置４が実行する配列データアクセス命令に応じて処理
装置４が送ってくる配列データアクセス情報とに基づい
て、アクセス対象の配列要素を保持しているＰＥ１のＰ
Ｅ番号と、その配列要素を保持するＰＥ１内での当該配
列要素の記憶装置上アドレスとを生成するものである。
において新たに付加されたもので、処理装置４からの制
御命令に応じて設定される配列データ分割情報と、処理
装置４が実行する配列データアクセス命令に応じて処理
装置４が送ってくる配列データアクセス情報とに基づい
て、アクセス対象の配列要素を保持しているＰＥ１のＰ
Ｅ番号と、その配列要素を保持するＰＥ１内での当該配
列要素の記憶装置上アドレスとを生成するものである。
【００２５】本発明では、配列データが複数のＰＥ１に
対し同一幅のブロック単位に分割され、処理装置４がそ
の配列データのうちの１つの配列要素に対してアクセス
するものとし、配列アドレス変換装置６が、前記配列デ
ータ分割情報および前記配列データアクセス情報を設定
されるレジスタ群と、このレジスタ群に設定された前記
配列データ分割情報および前記配列データアクセス情報
に対して所定の四則演算処理を施すことにより当該アク
セス対象配列要素についてのＰＥ番号および記憶装置上
アドレスを生成する演算回路とから構成されている。
対し同一幅のブロック単位に分割され、処理装置４がそ
の配列データのうちの１つの配列要素に対してアクセス
するものとし、配列アドレス変換装置６が、前記配列デ
ータ分割情報および前記配列データアクセス情報を設定
されるレジスタ群と、このレジスタ群に設定された前記
配列データ分割情報および前記配列データアクセス情報
に対して所定の四則演算処理を施すことにより当該アク
セス対象配列要素についてのＰＥ番号および記憶装置上
アドレスを生成する演算回路とから構成されている。
【００２６】ここで、前記配列データ分割情報として
は、配列データの１要素の大きさ，配列次元数，各次元
毎の配列添字範囲，各次元毎の分割方法，各次元毎の分
割数，各次元毎のＰＥ番号増分値および分割された配列
片の記憶装置上アドレスが設定されるとともに、前記配
列データアクセス情報としては、アクセス対象となる配
列データの識別子および配列データ先頭要素からアクセ
ス対象配列要素までの添字オフセットが設定される。
は、配列データの１要素の大きさ，配列次元数，各次元
毎の配列添字範囲，各次元毎の分割方法，各次元毎の分
割数，各次元毎のＰＥ番号増分値および分割された配列
片の記憶装置上アドレスが設定されるとともに、前記配
列データアクセス情報としては、アクセス対象となる配
列データの識別子および配列データ先頭要素からアクセ
ス対象配列要素までの添字オフセットが設定される。
【００２７】そして、処理装置４が配列データの配列要
素に対するストア要求を行なう場合には、処理装置４
が、配列アドレス変換装置６により生成されたＰＥ番号
および記憶装置上アドレスを通信装置５に直接的に通知
して通信装置５を起動し、この通信装置５が、配列アド
レス変換装置６により生成されたＰＥ番号をもつＰＥ１
へ、配列アドレス変換装置６により生成された記憶装置
上アドレスを付与して当該配列要素に対するストア要求
を送信する。
素に対するストア要求を行なう場合には、処理装置４
が、配列アドレス変換装置６により生成されたＰＥ番号
および記憶装置上アドレスを通信装置５に直接的に通知
して通信装置５を起動し、この通信装置５が、配列アド
レス変換装置６により生成されたＰＥ番号をもつＰＥ１
へ、配列アドレス変換装置６により生成された記憶装置
上アドレスを付与して当該配列要素に対するストア要求
を送信する。
【００２８】一方、処理装置４が配列データの配列要素
に対するロード要求を行なう場合には、処理装置４が、
配列アドレス変換装置６により生成されたＰＥ番号およ
び記憶装置上アドレスを通信装置５に直接的に通知して
通信装置５を起動し、この通信装置５が、配列アドレス
変換装置６により生成されたＰＥ番号をもつＰＥ１へ、
配列アドレス変換装置６により生成された記憶装置上ア
ドレスを付与して当該配列要素に対するロード要求を送
信するとともに、当該ロード要求に応じて応答・転送さ
れてきたロードデータを処理装置４内のレジスタへ書き
込む。
に対するロード要求を行なう場合には、処理装置４が、
配列アドレス変換装置６により生成されたＰＥ番号およ
び記憶装置上アドレスを通信装置５に直接的に通知して
通信装置５を起動し、この通信装置５が、配列アドレス
変換装置６により生成されたＰＥ番号をもつＰＥ１へ、
配列アドレス変換装置６により生成された記憶装置上ア
ドレスを付与して当該配列要素に対するロード要求を送
信するとともに、当該ロード要求に応じて応答・転送さ
れてきたロードデータを処理装置４内のレジスタへ書き
込む。
【００２９】さらに、通信装置５が、処理装置４とは非
同期に動作し、他ＰＥ１からのロード要求に応じて記憶
装置３内から対応したロードデータを読み出して他プロ
セッサエレメント１へ応答・転送するように構成され
る。上述した本発明の分散記憶型並列計算機では、配列
アドレス変換装置６により、配列データに対するアクセ
ス時のアドレス計算（ＰＥ番号と記憶装置上アドレスの
生成）を処理装置４における処理とは独立・並行して行
なうことができるほか、処理装置４から一命令で一配列
要素に対するアクセスを行なうことができる（請求項
１）。
同期に動作し、他ＰＥ１からのロード要求に応じて記憶
装置３内から対応したロードデータを読み出して他プロ
セッサエレメント１へ応答・転送するように構成され
る。上述した本発明の分散記憶型並列計算機では、配列
アドレス変換装置６により、配列データに対するアクセ
ス時のアドレス計算（ＰＥ番号と記憶装置上アドレスの
生成）を処理装置４における処理とは独立・並行して行
なうことができるほか、処理装置４から一命令で一配列
要素に対するアクセスを行なうことができる（請求項
１）。
【００３０】また、請求項２記載の分散記憶型並列計算
機も、図１に示したものと同様に構成されているが、請
求項２記載の発明では、前記配列データが複数のＰＥ１
に対し同一幅のブロック単位に分割され、処理装置４が
当該配列データのうちのストライド要素群、即ち一定間
隔（ストライド）を空けて並んでいる複数の配列要素に
対してアクセスするものとし、配列アドレス変換装置６
が、前記配列データ分割情報および前記配列データアク
セス情報を設定されるレジスタ群と、このレジスタ群に
設定された前記配列データ分割情報および前記配列デー
タアクセス情報に対して所定の四則演算処理を施すこと
により当該アクセス対象のストライド要素群についての
ＰＥ番号および記憶装置上アドレスを、当該アクセス対
象のストライド要素群の各配列要素毎に順次生成する演
算回路とから構成されている。
機も、図１に示したものと同様に構成されているが、請
求項２記載の発明では、前記配列データが複数のＰＥ１
に対し同一幅のブロック単位に分割され、処理装置４が
当該配列データのうちのストライド要素群、即ち一定間
隔（ストライド）を空けて並んでいる複数の配列要素に
対してアクセスするものとし、配列アドレス変換装置６
が、前記配列データ分割情報および前記配列データアク
セス情報を設定されるレジスタ群と、このレジスタ群に
設定された前記配列データ分割情報および前記配列デー
タアクセス情報に対して所定の四則演算処理を施すこと
により当該アクセス対象のストライド要素群についての
ＰＥ番号および記憶装置上アドレスを、当該アクセス対
象のストライド要素群の各配列要素毎に順次生成する演
算回路とから構成されている。
【００３１】この請求項２記載の分散記憶型並列計算機
では、前記配列データ分割情報として、配列データの１
要素の大きさ，配列次元数，各次元毎の配列添字範囲，
各次元毎の分割方法，各次元毎の分割数，各次元毎のプ
ロセッサエレメント番号の増分値，分割された配列片の
記憶装置上アドレス，前記ストライド要素群のストライ
ドおよび前記ストライド要素群の要素数が設定されると
ともに、前記配列データアクセス情報として、アクセス
対象となる配列データの識別子および配列データ先頭要
素から前記ストライド要素群の先頭要素までの添字オフ
セットが設定される。
では、前記配列データ分割情報として、配列データの１
要素の大きさ，配列次元数，各次元毎の配列添字範囲，
各次元毎の分割方法，各次元毎の分割数，各次元毎のプ
ロセッサエレメント番号の増分値，分割された配列片の
記憶装置上アドレス，前記ストライド要素群のストライ
ドおよび前記ストライド要素群の要素数が設定されると
ともに、前記配列データアクセス情報として、アクセス
対象となる配列データの識別子および配列データ先頭要
素から前記ストライド要素群の先頭要素までの添字オフ
セットが設定される。
【００３２】そして、処理装置４が前記配列データのス
トライド要素群に対するストア要求を行なう場合には、
処理装置４が、配列アドレス変換装置６により生成され
たＰＥ番号および記憶装置上アドレスを通信装置５に直
接的に通知して通信装置５を起動し、この通信装置５
が、配列アドレス変換装置６により生成されたＰＥ番号
をもつＰＥ１へ、配列アドレス変換装置６により生成さ
れた記憶装置上アドレスを付与して当該ストライド要素
群に対するストア要求を送信する。
トライド要素群に対するストア要求を行なう場合には、
処理装置４が、配列アドレス変換装置６により生成され
たＰＥ番号および記憶装置上アドレスを通信装置５に直
接的に通知して通信装置５を起動し、この通信装置５
が、配列アドレス変換装置６により生成されたＰＥ番号
をもつＰＥ１へ、配列アドレス変換装置６により生成さ
れた記憶装置上アドレスを付与して当該ストライド要素
群に対するストア要求を送信する。
【００３３】一方、処理装置４が前記配列データのスト
ライド要素群に対するロード要求を行なう場合には、処
理装置４が、配列アドレス変換装置６により生成された
ＰＥ番号および記憶装置上アドレスを通信装置５に直接
的に通知して通信装置５を起動し、この通信装置５が、
配列アドレス変換装置６により生成されたＰＥ番号をも
つＰＥ１へ、配列アドレス変換装置６により生成された
記憶装置上アドレスを付与して当該ストライド要素群に
対するロード要求を送信するとともに、当該ロード要求
に応じて応答・転送されてきたロードデータを処理装置
４内のレジスタへ書き込む。
ライド要素群に対するロード要求を行なう場合には、処
理装置４が、配列アドレス変換装置６により生成された
ＰＥ番号および記憶装置上アドレスを通信装置５に直接
的に通知して通信装置５を起動し、この通信装置５が、
配列アドレス変換装置６により生成されたＰＥ番号をも
つＰＥ１へ、配列アドレス変換装置６により生成された
記憶装置上アドレスを付与して当該ストライド要素群に
対するロード要求を送信するとともに、当該ロード要求
に応じて応答・転送されてきたロードデータを処理装置
４内のレジスタへ書き込む。
【００３４】さらに、通信装置５が、処理装置４とは非
同期に動作し、他ＰＥ１からのロード要求に応じて記憶
装置３内から対応したロードデータを読み出して他ＰＥ
１へ応答・転送するように構成されている。このような
構成により、処理装置４から一命令でストライド要素群
に対するアクセスを行なうことができる（請求項２）。
同期に動作し、他ＰＥ１からのロード要求に応じて記憶
装置３内から対応したロードデータを読み出して他ＰＥ
１へ応答・転送するように構成されている。このような
構成により、処理装置４から一命令でストライド要素群
に対するアクセスを行なうことができる（請求項２）。
【００３５】なお、上述した配列アドレス変換装置６を
構成する演算回路を、一つの２入力加減算器と、この２
入力加減算器の加算動作もしくは減算動作を切換制御す
るための制御回路と、レジスタ群に保持されたデータを
選択して２入力加減算器に入力するセレクタとから構成
してもよい。この場合、制御回路により２入力加減算器
の加算動作もしくは減算動作を切換制御するとともに、
セレクタによりレジスタ群から適当なデータを選択して
２入力加減算器に入力し、２入力加減算器による加算処
理もしくは減算処理を行なうことで、ＰＥ番号および記
憶装置上アドレスが生成される（請求項３）。
構成する演算回路を、一つの２入力加減算器と、この２
入力加減算器の加算動作もしくは減算動作を切換制御す
るための制御回路と、レジスタ群に保持されたデータを
選択して２入力加減算器に入力するセレクタとから構成
してもよい。この場合、制御回路により２入力加減算器
の加算動作もしくは減算動作を切換制御するとともに、
セレクタによりレジスタ群から適当なデータを選択して
２入力加減算器に入力し、２入力加減算器による加算処
理もしくは減算処理を行なうことで、ＰＥ番号および記
憶装置上アドレスが生成される（請求項３）。
【００３６】また、通信装置５に、仮想プロセッサエレ
メント番号と実プロセッサエレメント番号との対応関係
を記憶するハードウエアテーブル（例えば図２０参照）
を有し配列アドレス変換装置６により生成されたＰＥ番
号を仮想ＰＥ番号と見做して前記ハードウエアテーブル
を検索することにより仮想ＰＥ番号を実ＰＥ番号に変換
するＰＥ番号変換装置と、他ＰＥ１から受信した記憶装
置上アドレスを記憶装置上仮想アドレスと見做し記憶装
置上仮想アドレスを自ＰＥ１内の記憶装置上実アドレス
に変換するＰＥ内アドレス変換装置とをそなえてもよ
い。
メント番号と実プロセッサエレメント番号との対応関係
を記憶するハードウエアテーブル（例えば図２０参照）
を有し配列アドレス変換装置６により生成されたＰＥ番
号を仮想ＰＥ番号と見做して前記ハードウエアテーブル
を検索することにより仮想ＰＥ番号を実ＰＥ番号に変換
するＰＥ番号変換装置と、他ＰＥ１から受信した記憶装
置上アドレスを記憶装置上仮想アドレスと見做し記憶装
置上仮想アドレスを自ＰＥ１内の記憶装置上実アドレス
に変換するＰＥ内アドレス変換装置とをそなえてもよ
い。
【００３７】この場合、配列アドレス変換装置６により
生成された仮想ＰＥ番号は、他ＰＥ１へ送信する際に、
通信装置５のＰＥ番号変換装置により実ＰＥ番号に変換
される。また、他ＰＥ１から自ＰＥ１宛のアクセス要求
を受信した場合には、そのアクセス要求中に含まれる記
憶装置上仮想アドレス（他のＰＥ１の配列アドレス変換
装置６により生成されたアドレス）が、通信装置５のＰ
Ｅ内アドレス変換装置により自ＰＥ１内の記憶装置上実
アドレスに変換される（請求項４）。
生成された仮想ＰＥ番号は、他ＰＥ１へ送信する際に、
通信装置５のＰＥ番号変換装置により実ＰＥ番号に変換
される。また、他ＰＥ１から自ＰＥ１宛のアクセス要求
を受信した場合には、そのアクセス要求中に含まれる記
憶装置上仮想アドレス（他のＰＥ１の配列アドレス変換
装置６により生成されたアドレス）が、通信装置５のＰ
Ｅ内アドレス変換装置により自ＰＥ１内の記憶装置上実
アドレスに変換される（請求項４）。
【００３８】さらに、処理装置４が、配列アドレス変換
装置６により生成されたＰＥ番号および記憶装置上アド
レスを、配列アドレス変換装置６から読み出し、読み出
されたＰＥ番号および記憶装置上アドレスに基づいて通
信装置５を起動し、通信装置５による前記ストア要求ま
たは前記ロード要求の送信を制御するように構成しても
よい（請求項５）。
装置６により生成されたＰＥ番号および記憶装置上アド
レスを、配列アドレス変換装置６から読み出し、読み出
されたＰＥ番号および記憶装置上アドレスに基づいて通
信装置５を起動し、通信装置５による前記ストア要求ま
たは前記ロード要求の送信を制御するように構成しても
よい（請求項５）。
【００３９】また、配列アドレス変換装置６に、配列ア
ドレス変換装置６により生成されたＰＥ番号と記憶装置
上アドレスとを交換して出力する交換器をそなえてもよ
い。この場合、通常、ブロック分割に対応して配列アド
レス変換装置６から出力されているＰＥ番号と記憶装置
上アドレスとを、交換器により交換して出力すること
で、サイクリック分割に対応したＰＥ番号と記憶装置上
アドレスとを容易に生成することができる（請求項
６）。
ドレス変換装置６により生成されたＰＥ番号と記憶装置
上アドレスとを交換して出力する交換器をそなえてもよ
い。この場合、通常、ブロック分割に対応して配列アド
レス変換装置６から出力されているＰＥ番号と記憶装置
上アドレスとを、交換器により交換して出力すること
で、サイクリック分割に対応したＰＥ番号と記憶装置上
アドレスとを容易に生成することができる（請求項
６）。
【００４０】一方、請求項７記載の分散記憶型並列計算
機も、請求項２記載のものと同様に構成されているが、
請求項７記載の発明では、請求項２記載の発明に加え
て、配列アドレス変換装置６が、この配列アドレス変換
装置６により生成された記憶装置上アドレスのほかにス
トライド要素群のストライドおよびストライド要素群の
要素数を含むパケット形式情報を通信装置５へ転送し、
この通信装置５が、他ＰＥ１間でパケット形式によるデ
ータ転送を行なうように構成されている。
機も、請求項２記載のものと同様に構成されているが、
請求項７記載の発明では、請求項２記載の発明に加え
て、配列アドレス変換装置６が、この配列アドレス変換
装置６により生成された記憶装置上アドレスのほかにス
トライド要素群のストライドおよびストライド要素群の
要素数を含むパケット形式情報を通信装置５へ転送し、
この通信装置５が、他ＰＥ１間でパケット形式によるデ
ータ転送を行なうように構成されている。
【００４１】このような構成により、処理装置４から一
命令でストライド要素群に対するアクセスを行なえる。
特に、この場合、アクセス対象のストライド要素群の各
配列要素毎に、配列アドレス変換装置６によりＰＥ番号
および記憶装置上アドレスを生成して通信装置５による
通信処理を行なう必要はなく、ＰＥ１に対して送信され
るべきアクセス要求情報を一まとめにしてパケット形式
で送信することができる（請求項７）。
命令でストライド要素群に対するアクセスを行なえる。
特に、この場合、アクセス対象のストライド要素群の各
配列要素毎に、配列アドレス変換装置６によりＰＥ番号
および記憶装置上アドレスを生成して通信装置５による
通信処理を行なう必要はなく、ＰＥ１に対して送信され
るべきアクセス要求情報を一まとめにしてパケット形式
で送信することができる（請求項７）。
【００４２】このとき、アクセス要求情報としての前記
パケット形式情報が、アクセス要求元ＰＥ１の記憶装置
３上におけるアクセス対象アドレス情報である、このア
クセス要求元ＰＥ１の記憶装置３上におけるストライド
要素群の先頭要素アドレスとストライド要素群のストラ
イドとを含み、配列アドレス変換装置６を構成するレジ
スタ群が、前記アクセス対象アドレス情報を保持するレ
ジスタを含むとともに、配列アドレス変換装置６を構成
する演算回路が、レジスタ群に保持される前記アクセス
対象アドレス情報に基づいて、記憶装置３から読み出す
べきデータもしくは記憶装置３へ書き込むべきデータ
の、アクセス要求元ＰＥ１の記憶装置上アドレスを生成
するように構成してもよい（請求項８）。
パケット形式情報が、アクセス要求元ＰＥ１の記憶装置
３上におけるアクセス対象アドレス情報である、このア
クセス要求元ＰＥ１の記憶装置３上におけるストライド
要素群の先頭要素アドレスとストライド要素群のストラ
イドとを含み、配列アドレス変換装置６を構成するレジ
スタ群が、前記アクセス対象アドレス情報を保持するレ
ジスタを含むとともに、配列アドレス変換装置６を構成
する演算回路が、レジスタ群に保持される前記アクセス
対象アドレス情報に基づいて、記憶装置３から読み出す
べきデータもしくは記憶装置３へ書き込むべきデータ
の、アクセス要求元ＰＥ１の記憶装置上アドレスを生成
するように構成してもよい（請求項８）。
【００４３】また、上述のごとくパケット形式でのデー
タ転送を行なう場合も、請求項３記載の発明と同様、配
列アドレス変換装置６を構成する演算回路を、一つの２
入力加減算器と、この２入力加減算器の加算動作もしく
は減算動作を切換制御するための制御回路と、レジスタ
群に保持されたデータを選択して２入力加減算器に入力
するセレクタとから構成してもよい。この場合、制御回
路により２入力加減算器の加算動作もしくは減算動作を
切換制御するとともに、セレクタによりレジスタ群から
適当なデータを選択して２入力加減算器に入力し、２入
力加減算器による加算処理もしくは減算処理を行なうこ
とで、ＰＥ番号および記憶装置上アドレスが生成される
（請求項９）。
タ転送を行なう場合も、請求項３記載の発明と同様、配
列アドレス変換装置６を構成する演算回路を、一つの２
入力加減算器と、この２入力加減算器の加算動作もしく
は減算動作を切換制御するための制御回路と、レジスタ
群に保持されたデータを選択して２入力加減算器に入力
するセレクタとから構成してもよい。この場合、制御回
路により２入力加減算器の加算動作もしくは減算動作を
切換制御するとともに、セレクタによりレジスタ群から
適当なデータを選択して２入力加減算器に入力し、２入
力加減算器による加算処理もしくは減算処理を行なうこ
とで、ＰＥ番号および記憶装置上アドレスが生成される
（請求項９）。
【００４４】さらに、上述のごとくパケット形式でのデ
ータ転送を行なう場合も、通信装置５に、請求項４記載
の発明と同様のＰＥ番号変換装置およびＰＥ内アドレス
変換装置をそなえてもよい。この場合も、配列アドレス
変換装置６により生成された仮想ＰＥ番号は、他ＰＥ１
へ送信する際に、通信装置５のＰＥ番号変換装置により
実ＰＥ番号に変換される。また、他ＰＥ１から自ＰＥ１
宛のアクセス要求を受信した場合には、そのアクセス要
求中に含まれる記憶装置上仮想アドレス（他のＰＥ１の
配列アドレス変換装置６により生成されたアドレス）
が、通信装置５のＰＥ内アドレス変換装置により自ＰＥ
１内の記憶装置上実アドレスに変換される（請求項１
０）。
ータ転送を行なう場合も、通信装置５に、請求項４記載
の発明と同様のＰＥ番号変換装置およびＰＥ内アドレス
変換装置をそなえてもよい。この場合も、配列アドレス
変換装置６により生成された仮想ＰＥ番号は、他ＰＥ１
へ送信する際に、通信装置５のＰＥ番号変換装置により
実ＰＥ番号に変換される。また、他ＰＥ１から自ＰＥ１
宛のアクセス要求を受信した場合には、そのアクセス要
求中に含まれる記憶装置上仮想アドレス（他のＰＥ１の
配列アドレス変換装置６により生成されたアドレス）
が、通信装置５のＰＥ内アドレス変換装置により自ＰＥ
１内の記憶装置上実アドレスに変換される（請求項１
０）。
【００４５】またさらに、上述のごとくパケット形式で
のデータ転送を行なう場合も、請求項５記載の発明と同
様、処理装置４が、配列アドレス変換装置６により生成
されたＰＥ番号および記憶装置上アドレスを、配列アド
レス変換装置６から読み出し、読み出されたＰＥ番号お
よび記憶装置上アドレスに基づいて通信装置５を起動
し、この通信装置５による前記ストア要求または前記ロ
ード要求の送信を制御するように構成してもよい（請求
項１１）。
のデータ転送を行なう場合も、請求項５記載の発明と同
様、処理装置４が、配列アドレス変換装置６により生成
されたＰＥ番号および記憶装置上アドレスを、配列アド
レス変換装置６から読み出し、読み出されたＰＥ番号お
よび記憶装置上アドレスに基づいて通信装置５を起動
し、この通信装置５による前記ストア要求または前記ロ
ード要求の送信を制御するように構成してもよい（請求
項１１）。
【００４６】さらにまた、上述のごとくパケット形式で
のデータ転送を行なう場合、配列アドレス変換装置６
は、前記パケット形式情報を記憶装置３へ書き込み、通
信装置４は、記憶装置３から前記パケット形式情報を読
み出し、読み出した前記パケット形式情報を、他ＰＥ１
間で転送するように構成してもよい（請求項１２）。な
お、配列アドレス変換装置６を構成するレジスタ群を、
演算回路によるＰＥ番号および記憶装置上アドレスの生
成経過データを一時的に保持するレジスタとして兼用す
ることで、処理装置４は、処理開始に先立って、ＰＥ番
号および記憶装置上アドレスを生成するために必要な初
期値をレジスタ群に設定するだけで、以降は新たに初期
値設定を行なうことなく、ＰＥ番号および記憶装置上ア
ドレスの生成処理を連続的に行なうことができる（請求
項１３）。
のデータ転送を行なう場合、配列アドレス変換装置６
は、前記パケット形式情報を記憶装置３へ書き込み、通
信装置４は、記憶装置３から前記パケット形式情報を読
み出し、読み出した前記パケット形式情報を、他ＰＥ１
間で転送するように構成してもよい（請求項１２）。な
お、配列アドレス変換装置６を構成するレジスタ群を、
演算回路によるＰＥ番号および記憶装置上アドレスの生
成経過データを一時的に保持するレジスタとして兼用す
ることで、処理装置４は、処理開始に先立って、ＰＥ番
号および記憶装置上アドレスを生成するために必要な初
期値をレジスタ群に設定するだけで、以降は新たに初期
値設定を行なうことなく、ＰＥ番号および記憶装置上ア
ドレスの生成処理を連続的に行なうことができる（請求
項１３）。
【００４７】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （ａ）第１実施形態の説明 図２は本発明の第１実施形態としての分散記憶型並列計
算機におけるプロセッサエレメントの構成を示すブロッ
ク図で、この図２において、１０は第１実施形態におけ
るプロセッサエレメント（以下、ＰＥという）であり、
このＰＥ１０が、図１に示したものと同様、ＰＥ間通信
路装置（通信路）１１を介して他の複数のＰＥ１０と通
信可能に接続されている。
施形態を説明する。 （ａ）第１実施形態の説明 図２は本発明の第１実施形態としての分散記憶型並列計
算機におけるプロセッサエレメントの構成を示すブロッ
ク図で、この図２において、１０は第１実施形態におけ
るプロセッサエレメント（以下、ＰＥという）であり、
このＰＥ１０が、図１に示したものと同様、ＰＥ間通信
路装置（通信路）１１を介して他の複数のＰＥ１０と通
信可能に接続されている。
【００４８】また、以下説明する本発明の各実施形態に
おいても、複数のＰＥ１０に配列データがブロック分割
されており、複数のＰＥ１０間で通信路装置１１を介し
て配列データの転送を行ないながら配列データに対する
処理が行なわれるようになっている。即ち、複数のＰＥ
１０と通信路装置１１とにより、本発明の実施形態とし
ての分散記憶型並列計算機が構成されている。
おいても、複数のＰＥ１０に配列データがブロック分割
されており、複数のＰＥ１０間で通信路装置１１を介し
て配列データの転送を行ないながら配列データに対する
処理が行なわれるようになっている。即ち、複数のＰＥ
１０と通信路装置１１とにより、本発明の実施形態とし
ての分散記憶型並列計算機が構成されている。
【００４９】そして、第１実施形態のＰＥ１０は、主記
憶装置１２，プロセッサ（ＣＰＵ，処理装置）１３，Ｐ
Ｅ間通信装置１４，配列アドレス変換装置１５および自
ＰＥ番号レジスタ１６を有して構成されている。ここ
で、主記憶装置１２は、分割された配列データを記憶す
るものであり、プロセッサ１３は、主記憶装置１２上の
データに対する処理を行なうものであり、ＰＥ間通信装
置１４は、通信路装置１１を介して他のＰＥ１０との通
信を行なうものである。なお、プロセッサ１３には、処
理に必要なデータ，ロードデータ，ストアデータ等を格
納するためのレジスタ（汎用レジスタ）１３ａがそなえ
られている。
憶装置１２，プロセッサ（ＣＰＵ，処理装置）１３，Ｐ
Ｅ間通信装置１４，配列アドレス変換装置１５および自
ＰＥ番号レジスタ１６を有して構成されている。ここ
で、主記憶装置１２は、分割された配列データを記憶す
るものであり、プロセッサ１３は、主記憶装置１２上の
データに対する処理を行なうものであり、ＰＥ間通信装
置１４は、通信路装置１１を介して他のＰＥ１０との通
信を行なうものである。なお、プロセッサ１３には、処
理に必要なデータ，ロードデータ，ストアデータ等を格
納するためのレジスタ（汎用レジスタ）１３ａがそなえ
られている。
【００５０】また、配列アドレス変換装置１５は、プロ
セッサ１３からの制御命令に応じて設定される配列デー
タ分割情報と、プロセッサ１３が実行する配列データア
クセス命令に応じてプロセッサ１３が送ってくる配列デ
ータアクセス情報とに基づいて、アクセス対象の配列要
素を保持しているＰＥ１０のＰＥ番号（宛て先ＰＥ番
号）と、その配列要素を保持するＰＥ１０内での当該配
列要素の主記憶アドレス（ＰＥ内主記憶アドレス）とを
後述するごとく生成するものである。
セッサ１３からの制御命令に応じて設定される配列デー
タ分割情報と、プロセッサ１３が実行する配列データア
クセス命令に応じてプロセッサ１３が送ってくる配列デ
ータアクセス情報とに基づいて、アクセス対象の配列要
素を保持しているＰＥ１０のＰＥ番号（宛て先ＰＥ番
号）と、その配列要素を保持するＰＥ１０内での当該配
列要素の主記憶アドレス（ＰＥ内主記憶アドレス）とを
後述するごとく生成するものである。
【００５１】この配列アドレス変換装置１５には、後述
するアドレス生成処理に必要な各種データ（配列データ
分割情報および配列データアクセス情報）を、プロセッ
サ１３からソフトウエアにより設定されるレジスタ群１
５ａがそなえられている。このレジスタ群１５ａは、配
列アドレス変換装置１５の動作を指定するもので、プロ
セッサ１３が特別な命令を実行するとプロセッサ１３か
らデータが送られてきて、そのデータがレジスタ群１５
ａに書き込まれるようになっている。
するアドレス生成処理に必要な各種データ（配列データ
分割情報および配列データアクセス情報）を、プロセッ
サ１３からソフトウエアにより設定されるレジスタ群１
５ａがそなえられている。このレジスタ群１５ａは、配
列アドレス変換装置１５の動作を指定するもので、プロ
セッサ１３が特別な命令を実行するとプロセッサ１３か
らデータが送られてきて、そのデータがレジスタ群１５
ａに書き込まれるようになっている。
【００５２】また、図３に示すように、配列アドレス変
換装置１５には、レジスタ群１５ａに設定されたデータ
に対して所定の四則演算処理を施すことによりアクセス
対象配列要素についてのＰＥ番号およびＰＥ内主記憶ア
ドレスを生成するアドレス生成回路（演算回路）１５ｂ
もそなえられている。なお、レジスタ群１５ａおよびア
ドレス生成回路１５ｂを有する配列アドレス変換装置１
５の詳細な構成例については、図４，図６，図７，図９
にて後述する。
換装置１５には、レジスタ群１５ａに設定されたデータ
に対して所定の四則演算処理を施すことによりアクセス
対象配列要素についてのＰＥ番号およびＰＥ内主記憶ア
ドレスを生成するアドレス生成回路（演算回路）１５ｂ
もそなえられている。なお、レジスタ群１５ａおよびア
ドレス生成回路１５ｂを有する配列アドレス変換装置１
５の詳細な構成例については、図４，図６，図７，図９
にて後述する。
【００５３】自ＰＥ番号レジスタ１６は、プロセッサ１
３から自ＰＥ番号を設定されるもので、このレジスタ１
６に設定された自ＰＥ番号は、データ線２４を介して配
列アドレス変換装置１５へ送られ、配列データに対する
アクセスを行なう場合にアクセス要求元を示すＰＥ番号
として用いられるようになっている。なお、２１は主記
憶装置１２とプロセッサ１３とを接続する制御／データ
線で、この制御／データ線２１を介してプロセッサ１３
から主記憶装置１２に対するアクセスが行なわれ、主記
憶装置１２からのデータ読出や主記憶装置１２へのデー
タ書込が行なわれるようになっている。
３から自ＰＥ番号を設定されるもので、このレジスタ１
６に設定された自ＰＥ番号は、データ線２４を介して配
列アドレス変換装置１５へ送られ、配列データに対する
アクセスを行なう場合にアクセス要求元を示すＰＥ番号
として用いられるようになっている。なお、２１は主記
憶装置１２とプロセッサ１３とを接続する制御／データ
線で、この制御／データ線２１を介してプロセッサ１３
から主記憶装置１２に対するアクセスが行なわれ、主記
憶装置１２からのデータ読出や主記憶装置１２へのデー
タ書込が行なわれるようになっている。
【００５４】２２はプロセッサ１３と配列アドレス変換
装置１５とを接続する制御／データ線で、この制御／デ
ータ線２２を介して、プロセッサ１３から後述するアド
レス生成処理に必要な各種データが配列アドレス変換装
置１５のレジスタ群１５ａに設定され、プロセッサ１３
による配列アドレス変換装置１５の制御が行なわれる。
また、プロセッサ１３と配列アドレス変換装置１５との
間で、制御／データ線２２を介して他ＰＥ１０へのスト
アデータや他ＰＥ１０からのロードデータもやり取りさ
れるようになっている。
装置１５とを接続する制御／データ線で、この制御／デ
ータ線２２を介して、プロセッサ１３から後述するアド
レス生成処理に必要な各種データが配列アドレス変換装
置１５のレジスタ群１５ａに設定され、プロセッサ１３
による配列アドレス変換装置１５の制御が行なわれる。
また、プロセッサ１３と配列アドレス変換装置１５との
間で、制御／データ線２２を介して他ＰＥ１０へのスト
アデータや他ＰＥ１０からのロードデータもやり取りさ
れるようになっている。
【００５５】２３は配列アドレス変換装置１５とＰＥ間
通信装置１４とを接続する制御／データ線で、この制御
／データ線２３を介して配列アドレス変換装置１５から
通信装置１４へ宛先ＰＥ番号およびＰＥ内主記憶アドレ
スが入力されると、通信装置１４が、宛先ＰＥ番号をも
つＰＥ１０へ、ＰＥ内主記憶アドレスを付与してアクセ
ス要求情報を送信するようになっている。また、制御／
データ線２３を介し配列アドレス変換装置１５と通信装
置１４との間で、他ＰＥ１０へのストアデータや他ＰＥ
１０からのロードデータもやり取りされるようになって
いる。
通信装置１４とを接続する制御／データ線で、この制御
／データ線２３を介して配列アドレス変換装置１５から
通信装置１４へ宛先ＰＥ番号およびＰＥ内主記憶アドレ
スが入力されると、通信装置１４が、宛先ＰＥ番号をも
つＰＥ１０へ、ＰＥ内主記憶アドレスを付与してアクセ
ス要求情報を送信するようになっている。また、制御／
データ線２３を介し配列アドレス変換装置１５と通信装
置１４との間で、他ＰＥ１０へのストアデータや他ＰＥ
１０からのロードデータもやり取りされるようになって
いる。
【００５６】２４はＰＥ間通信装置１４とＰＥ間通信路
装置１１とを接続する制御／データ線で、この制御／デ
ータ線２４を介して他ＰＥ１０との通信が行なわれるよ
うになっている。２５は配列アドレス変換装置１５と自
ＰＥ番号レジスタ１６とを接続するデータ線で、このデ
ータ線２５を介して、前述した通り、レジスタ１６に設
定された自ＰＥ番号が配列アドレス変換装置１５へ送ら
れるようになっている。
装置１１とを接続する制御／データ線で、この制御／デ
ータ線２４を介して他ＰＥ１０との通信が行なわれるよ
うになっている。２５は配列アドレス変換装置１５と自
ＰＥ番号レジスタ１６とを接続するデータ線で、このデ
ータ線２５を介して、前述した通り、レジスタ１６に設
定された自ＰＥ番号が配列アドレス変換装置１５へ送ら
れるようになっている。
【００５７】次に、上述のごとく構成された第１実施形
態の基本的な動作を、場合分けして説明する。プロセッ
サ１３から主記憶装置１２へのロード要求は、制御／デ
ータ線２１を通じて主記憶装置１２へ送られ、そのロー
ド要求に伴って主記憶装置１２から読み出されたデータ
は、制御／データ線２１を通じてプロセッサ１３内のレ
ジスタ１３ａに書き込まれる。
態の基本的な動作を、場合分けして説明する。プロセッ
サ１３から主記憶装置１２へのロード要求は、制御／デ
ータ線２１を通じて主記憶装置１２へ送られ、そのロー
ド要求に伴って主記憶装置１２から読み出されたデータ
は、制御／データ線２１を通じてプロセッサ１３内のレ
ジスタ１３ａに書き込まれる。
【００５８】ソフトウエアは、配列アドレス変換装置１
５の動作を規定する値（配列データアクセス情報；後
述）を、制御／データ線２１を通じて配列アドレス変換
装置１５内のレジスタ群１５ａに予め設定しておく。そ
の後、プロセッサ１３が、配列アドレス変換装置１５を
利用するための特別な命令を実行することにより、配列
データアクセス命令が配列アドレス変換装置１５に与え
られ、この配列アドレス変換装置１５が起動される。
５の動作を規定する値（配列データアクセス情報；後
述）を、制御／データ線２１を通じて配列アドレス変換
装置１５内のレジスタ群１５ａに予め設定しておく。そ
の後、プロセッサ１３が、配列アドレス変換装置１５を
利用するための特別な命令を実行することにより、配列
データアクセス命令が配列アドレス変換装置１５に与え
られ、この配列アドレス変換装置１５が起動される。
【００５９】（a1）一命令一配列要素アクセス (a1-1)自ＰＥのプロセッサ内レジスタと自／他ＰＥ内主
記憶装置との間の配列データ転送 (a1-1-1)ストア命令 配列アドレス変換装置１５を利用するストア命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。同時に、プ
ロセッサ１３は、プロセッサ１３内のレジスタ１３ａか
らストアデータを読み出し、制御／データ線２２を通じ
て配列アドレス変換装置１５に送る。
記憶装置との間の配列データ転送 (a1-1-1)ストア命令 配列アドレス変換装置１５を利用するストア命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。同時に、プ
ロセッサ１３は、プロセッサ１３内のレジスタ１３ａか
らストアデータを読み出し、制御／データ線２２を通じ
て配列アドレス変換装置１５に送る。
【００６０】配列データアクセス命令を受けた配列アド
レス変換装置１５は、動作を開始して、配列アドレス変
換装置１５内のレジスタ群１５ａに設定された値を用い
て宛先ＰＥ番号およびＰＥ内主記憶アドレスを生成す
る。一命令一配列要素アクセスの場合、配列アドレス変
換装置１５のレジスタ群１５ａには、配列データ分割情
報として、要素サイズ，配列次元数，次元ｉの配
列添字範囲，次元ｉの分割方法，次元ｉの分割数，
次元ｉのＰＥ番号増分値および分割片アドレスが設
定されるとともに、配列データ分割情報として、配列
識別子および配列データ先頭要素からアクセス対象配
列要素までの添字オフセットが設定されている。
レス変換装置１５は、動作を開始して、配列アドレス変
換装置１５内のレジスタ群１５ａに設定された値を用い
て宛先ＰＥ番号およびＰＥ内主記憶アドレスを生成す
る。一命令一配列要素アクセスの場合、配列アドレス変
換装置１５のレジスタ群１５ａには、配列データ分割情
報として、要素サイズ，配列次元数，次元ｉの配
列添字範囲，次元ｉの分割方法，次元ｉの分割数，
次元ｉのＰＥ番号増分値および分割片アドレスが設
定されるとともに、配列データ分割情報として、配列
識別子および配列データ先頭要素からアクセス対象配
列要素までの添字オフセットが設定されている。
【００６１】配列アドレス変換装置１５は、生成したＰ
Ｅ番号およびＰＥ内主記憶アドレスとレジスタ１６から
の自ＰＥ番号とレジスタ１３ａからのストアデータとを
組にし、制御／データ線２３を介して、ストア要求（ア
クセス要求情報）としてＰＥ間通信装置１４に送る。上
述した情報の組は、以後、それぞれ宛先ＰＥ番号，宛先
ＰＥ内主記憶アドレス，要求元ＰＥ番号，ストアデータ
としての意味をもつことになる。
Ｅ番号およびＰＥ内主記憶アドレスとレジスタ１６から
の自ＰＥ番号とレジスタ１３ａからのストアデータとを
組にし、制御／データ線２３を介して、ストア要求（ア
クセス要求情報）としてＰＥ間通信装置１４に送る。上
述した情報の組は、以後、それぞれ宛先ＰＥ番号，宛先
ＰＥ内主記憶アドレス，要求元ＰＥ番号，ストアデータ
としての意味をもつことになる。
【００６２】そして、通信装置１４による通信処理に応
じて、通信路装置１１は、宛先ＰＥ番号を用いてストア
要求のルーティングを行ない、宛先ＰＥ番号をもつＰＥ
１０へ、そのストア要求を送る。なお、自ＰＥ１０で発
行されたストア要求が自ＰＥ１０に対するものであった
場合（生成されたＰＥ番号と自ＰＥ番号とが等しい場
合）には、そのストア要求は、通信装置１４から制御／
データ線２３，配列アドレス変換装置１５および制御／
データ線２２を通じてプロセッサ１３へ送られ、自ＰＥ
１０内の主記憶装置１２に対するストア処理（即ち、自
ＰＥ１０内において、レジスタ１３ａから主記憶装置１
２へのストア処理）が行なわれる。
じて、通信路装置１１は、宛先ＰＥ番号を用いてストア
要求のルーティングを行ない、宛先ＰＥ番号をもつＰＥ
１０へ、そのストア要求を送る。なお、自ＰＥ１０で発
行されたストア要求が自ＰＥ１０に対するものであった
場合（生成されたＰＥ番号と自ＰＥ番号とが等しい場
合）には、そのストア要求は、通信装置１４から制御／
データ線２３，配列アドレス変換装置１５および制御／
データ線２２を通じてプロセッサ１３へ送られ、自ＰＥ
１０内の主記憶装置１２に対するストア処理（即ち、自
ＰＥ１０内において、レジスタ１３ａから主記憶装置１
２へのストア処理）が行なわれる。
【００６３】通信路装置１１を介してストア要求を受け
取った他ＰＥ１０の通信装置１４はそのストア要求をプ
ロセッサ１３に送り、プロセッサ１３は、受け取った宛
先ＰＥ内主記憶アドレスを用いて、主記憶装置１２にお
けるそのアドレスにストアデータを書き込む。この後、
他ＰＥ１０における通信装置１４は、ストア完了のアク
ナレジ(acknowledge）と要求元ＰＥ番号とを組にして、
通信路装置１１にアクナレジ要求を送る。このアクナレ
ジ要求に含まれる情報は、以後、それぞれストア完了の
アクナレジおよび宛先ＰＥ番号としての意味をもつこと
になる。
取った他ＰＥ１０の通信装置１４はそのストア要求をプ
ロセッサ１３に送り、プロセッサ１３は、受け取った宛
先ＰＥ内主記憶アドレスを用いて、主記憶装置１２にお
けるそのアドレスにストアデータを書き込む。この後、
他ＰＥ１０における通信装置１４は、ストア完了のアク
ナレジ(acknowledge）と要求元ＰＥ番号とを組にして、
通信路装置１１にアクナレジ要求を送る。このアクナレ
ジ要求に含まれる情報は、以後、それぞれストア完了の
アクナレジおよび宛先ＰＥ番号としての意味をもつこと
になる。
【００６４】そして、通信装置１４による通信処理に応
じて、通信路装置１１は、宛先ＰＥ番号を用いて、アク
ナレジ要求のルーティングを行ない、宛先ＰＥ（前記自
ＰＥ）１０にアクナレジを送る。このアクナレジを受け
取った自ＰＥ１０の通信装置１４は、そのアクナレジを
プロセッサ１３に報告し、自ＰＥ１０のプロセッサ１３
内のレジスタ１３ａから他ＰＥ１０内の主記憶装置１２
へのストア処理を完了する。
じて、通信路装置１１は、宛先ＰＥ番号を用いて、アク
ナレジ要求のルーティングを行ない、宛先ＰＥ（前記自
ＰＥ）１０にアクナレジを送る。このアクナレジを受け
取った自ＰＥ１０の通信装置１４は、そのアクナレジを
プロセッサ１３に報告し、自ＰＥ１０のプロセッサ１３
内のレジスタ１３ａから他ＰＥ１０内の主記憶装置１２
へのストア処理を完了する。
【００６５】(a1-1-2)ロード命令 配列アドレス変換装置１５を利用するロード命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。配列データ
アクセス命令を受けた配列アドレス変換装置１５は、動
作を開始して、配列アドレス変換装置１５内のレジスタ
群１５ａに設定された値を用いて宛先ＰＥ番号およびＰ
Ｅ内主記憶アドレスを生成する。
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。配列データ
アクセス命令を受けた配列アドレス変換装置１５は、動
作を開始して、配列アドレス変換装置１５内のレジスタ
群１５ａに設定された値を用いて宛先ＰＥ番号およびＰ
Ｅ内主記憶アドレスを生成する。
【００６６】配列アドレス変換装置１５は、生成したＰ
Ｅ番号およびＰＥ内主記憶アドレスとレジスタ１６から
の自ＰＥ番号とを組にし、制御／データ線２３を介し
て、ロード要求（アクセス要求情報）としてＰＥ間通信
装置１４に送る。上述した情報の組は、以後、それぞれ
宛先ＰＥ番号，宛先ＰＥ内主記憶アドレス，要求元ＰＥ
番号としての意味をもつことになる。
Ｅ番号およびＰＥ内主記憶アドレスとレジスタ１６から
の自ＰＥ番号とを組にし、制御／データ線２３を介し
て、ロード要求（アクセス要求情報）としてＰＥ間通信
装置１４に送る。上述した情報の組は、以後、それぞれ
宛先ＰＥ番号，宛先ＰＥ内主記憶アドレス，要求元ＰＥ
番号としての意味をもつことになる。
【００６７】そして、通信装置１４による通信処理に応
じて、通信路装置１１は、宛先ＰＥ番号を用いてロード
要求のルーティングを行ない、宛先ＰＥ番号をもつＰＥ
１０へ、そのロード要求を送る。なお、自ＰＥ１０で発
行されたロード要求が自ＰＥ１０に対するものであった
場合（生成されたＰＥ番号と自ＰＥ番号とが等しい場
合）には、そのロード要求は、通信装置１４から制御／
データ線２３，配列アドレス変換装置１５および制御／
データ線２２を通じてプロセッサ１３へ送られ、自ＰＥ
１０内の主記憶装置１２に対するロード処理（即ち、自
ＰＥ１０内において、主記憶装置１２からレジスタ１３
ａへのロード処理）が行なわれる。
じて、通信路装置１１は、宛先ＰＥ番号を用いてロード
要求のルーティングを行ない、宛先ＰＥ番号をもつＰＥ
１０へ、そのロード要求を送る。なお、自ＰＥ１０で発
行されたロード要求が自ＰＥ１０に対するものであった
場合（生成されたＰＥ番号と自ＰＥ番号とが等しい場
合）には、そのロード要求は、通信装置１４から制御／
データ線２３，配列アドレス変換装置１５および制御／
データ線２２を通じてプロセッサ１３へ送られ、自ＰＥ
１０内の主記憶装置１２に対するロード処理（即ち、自
ＰＥ１０内において、主記憶装置１２からレジスタ１３
ａへのロード処理）が行なわれる。
【００６８】通信路装置１１を介してロード要求を受け
取った他ＰＥ１０の通信装置１４はそのロード要求をプ
ロセッサ１３に送り、プロセッサ１３は、受け取った宛
先ＰＥ内主記憶アドレスを用いて、主記憶装置１２のそ
のアドレスにおけるデータを読み出す。この後、他ＰＥ
１０における通信装置１４は、読み出したデータと要求
元ＰＥ番号とを組にして通信路装置１１へ送る。これら
の送信情報は、以後、それぞれロードデータおよび宛先
ＰＥ番号としての意味をもつことになる。
取った他ＰＥ１０の通信装置１４はそのロード要求をプ
ロセッサ１３に送り、プロセッサ１３は、受け取った宛
先ＰＥ内主記憶アドレスを用いて、主記憶装置１２のそ
のアドレスにおけるデータを読み出す。この後、他ＰＥ
１０における通信装置１４は、読み出したデータと要求
元ＰＥ番号とを組にして通信路装置１１へ送る。これら
の送信情報は、以後、それぞれロードデータおよび宛先
ＰＥ番号としての意味をもつことになる。
【００６９】そして、通信装置１４による通信処理に応
じて、通信路装置１１は、宛先ＰＥ番号を用いて、ロー
ドデータのルーティングを行ない、宛先ＰＥ（前記自Ｐ
Ｅ）１０にロードデータを送る。このロードデータを受
け取った自ＰＥ１０の通信装置１４はそのロードデータ
をプロセッサ１３に転送し、ロードデータは、プロセッ
サ１３内のレジスタ１３ａに書き込まれる。これによ
り、他ＰＥ１０内の主記憶装置１２から自ＰＥ１０のプ
ロセッサ１３内のレジスタ１３ａへのロード処理を完了
する。
じて、通信路装置１１は、宛先ＰＥ番号を用いて、ロー
ドデータのルーティングを行ない、宛先ＰＥ（前記自Ｐ
Ｅ）１０にロードデータを送る。このロードデータを受
け取った自ＰＥ１０の通信装置１４はそのロードデータ
をプロセッサ１３に転送し、ロードデータは、プロセッ
サ１３内のレジスタ１３ａに書き込まれる。これによ
り、他ＰＥ１０内の主記憶装置１２から自ＰＥ１０のプ
ロセッサ１３内のレジスタ１３ａへのロード処理を完了
する。
【００７０】(a1-2)自ＰＥ主記憶装置と自／他ＰＥ内主
記憶装置との間の配列データ転送 (a1-2-1)ストア命令 配列アドレス変換装置１５を利用するストア命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。同時に、プ
ロセッサ１３は、制御／データ線２１を介して主記憶装
置１２からストアデータを読み出してレジスタ１３ａに
書き込む。これ以後は、項目(a1-1-1)と全く同様にし
て、レジスタ１３ａのストアデータを、他ＰＥ１０へ転
送して他ＰＥ１０内の主記憶装置１２へ書き込むことに
より、自ＰＥ１０内の主記憶装置１２から他ＰＥ１０内
の主記憶装置１２へのストア処理を完了する。
記憶装置との間の配列データ転送 (a1-2-1)ストア命令 配列アドレス変換装置１５を利用するストア命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。同時に、プ
ロセッサ１３は、制御／データ線２１を介して主記憶装
置１２からストアデータを読み出してレジスタ１３ａに
書き込む。これ以後は、項目(a1-1-1)と全く同様にし
て、レジスタ１３ａのストアデータを、他ＰＥ１０へ転
送して他ＰＥ１０内の主記憶装置１２へ書き込むことに
より、自ＰＥ１０内の主記憶装置１２から他ＰＥ１０内
の主記憶装置１２へのストア処理を完了する。
【００７１】(a1-2-2)ロード命令 配列アドレス変換装置１５を利用するロード命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。これ以後
は、項目(a1-1-2)と全く同様にして、他ＰＥ１０の主記
憶装置１２から読み出され自ＰＥ１０のプロセッサ１３
内のレジスタ１３ａに書き込まれたロードデータを、自
ＰＥ１０の主記憶装置１２上の所定アドレスに書き込む
ことにより、他ＰＥ１０内の主記憶装置１２から自ＰＥ
１０内の主記憶装置１２へのロード処理を完了する。
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。これ以後
は、項目(a1-1-2)と全く同様にして、他ＰＥ１０の主記
憶装置１２から読み出され自ＰＥ１０のプロセッサ１３
内のレジスタ１３ａに書き込まれたロードデータを、自
ＰＥ１０の主記憶装置１２上の所定アドレスに書き込む
ことにより、他ＰＥ１０内の主記憶装置１２から自ＰＥ
１０内の主記憶装置１２へのロード処理を完了する。
【００７２】（a2）一命令多配列要素アクセス 上述の説明では、１つの命令（配列データアクセス命
令）で１つの配列要素に対するアクセスを行なう場合に
ついて説明したが、１つの命令で多数の配列要素〔配列
要素群；例えば、ストライド要素群、即ち一定間隔（ス
トライド）を空けて並んでいる複数の配列要素〕に対す
るアクセスを行なう場合には、配列アドレス変換装置１
５のレジスタ群１５ａには、配列データ分割情報として
さらにストライド要素群のストライドおよびストライド
要素群の要素数が設定されるほか、配列データアクセス
情報として、配列識別子と、配列データ先頭要素か
らストライド要素群の先頭要素までの添字オフセットが
設定される。
令）で１つの配列要素に対するアクセスを行なう場合に
ついて説明したが、１つの命令で多数の配列要素〔配列
要素群；例えば、ストライド要素群、即ち一定間隔（ス
トライド）を空けて並んでいる複数の配列要素〕に対す
るアクセスを行なう場合には、配列アドレス変換装置１
５のレジスタ群１５ａには、配列データ分割情報として
さらにストライド要素群のストライドおよびストライド
要素群の要素数が設定されるほか、配列データアクセス
情報として、配列識別子と、配列データ先頭要素か
らストライド要素群の先頭要素までの添字オフセットが
設定される。
【００７３】つまり、アクセス対象の配列要素の数（ス
トライド要素群の要素数）を指定するレジスタ（図７，
図９のレジスタ１５Ｇ参照）を、配列アドレス変換装置
１５のレジスタ群１５ａに付加し、そのレジスタに設定
された要素数から、一配列要素についてのアドレス変換
を行なう度に１を減算する機能をもたせる（具体的な詳
細構成については図７，図９により後述）。
トライド要素群の要素数）を指定するレジスタ（図７，
図９のレジスタ１５Ｇ参照）を、配列アドレス変換装置
１５のレジスタ群１５ａに付加し、そのレジスタに設定
された要素数から、一配列要素についてのアドレス変換
を行なう度に１を減算する機能をもたせる（具体的な詳
細構成については図７，図９により後述）。
【００７４】この要素数レジスタには、配列データアク
セス情報としての要素数が、処理開始時にプロセッサ１
３からソフトウエアにより設定される。そして、要素数
レジスタの値が０となるまで、上記項目（１）で説明し
たものと同じ処理動作を繰り返し行なうことにより、一
命令で多数の配列要素に対するアクセスを実行すること
ができる。
セス情報としての要素数が、処理開始時にプロセッサ１
３からソフトウエアにより設定される。そして、要素数
レジスタの値が０となるまで、上記項目（１）で説明し
たものと同じ処理動作を繰り返し行なうことにより、一
命令で多数の配列要素に対するアクセスを実行すること
ができる。
【００７５】（a3）配列アドレス変換装置の詳細構成 さて、次に、本実施形態における配列アドレス変換装置
１５の詳細な構成を、図４〜図９を参照しながら説明す
る。なお、図４は、一命令一配列要素アクセスのための
配列アドレス変換装置１５を、除算器や乗算器を含んで
構成した場合の構成例を示すブロック図であり、図６
は、一命令一配列要素アクセスのための配列アドレス変
換装置１５を加算器および減算器のみによって構成した
場合の構成例を示すブロック図である。また、図７は、
一命令多配列要素アクセスのための配列アドレス変換装
置１５を、除算器や乗算器を含んで構成した場合の構成
例を示すブロック図であり、図９は、一命令多配列要素
アクセスのための配列アドレス変換装置１５を加算器お
よび減算器のみによって構成した場合の構成例を示すブ
ロック図である。
１５の詳細な構成を、図４〜図９を参照しながら説明す
る。なお、図４は、一命令一配列要素アクセスのための
配列アドレス変換装置１５を、除算器や乗算器を含んで
構成した場合の構成例を示すブロック図であり、図６
は、一命令一配列要素アクセスのための配列アドレス変
換装置１５を加算器および減算器のみによって構成した
場合の構成例を示すブロック図である。また、図７は、
一命令多配列要素アクセスのための配列アドレス変換装
置１５を、除算器や乗算器を含んで構成した場合の構成
例を示すブロック図であり、図９は、一命令多配列要素
アクセスのための配列アドレス変換装置１５を加算器お
よび減算器のみによって構成した場合の構成例を示すブ
ロック図である。
【００７６】(a3-1)一命令一配列要素用配列アドレス変
換装置（乗除算器を含む） 図４に示す一命令一配列要素アクセスのための配列アド
レス変換装置１５は、乗算器および除算器を含んで構成
されたものであり、この図４に示す配列アドレス変換装
置１５には、レジスタ群１５ａとして、配列データの先
頭アドレス（分割片アドレス）“BASE”を保持するレジ
スタ１５Ａと、アクセス対象配列要素の配列データ先頭
からのオフセット（添字オフセット）“INDEX"を保持す
るレジスタ１５Ｂと、配列データをブロック分割した場
合の１つのＰＥ１０に割り当てられる配列データ幅（ブ
ロック単位の幅；＝〔配列添字範囲〕／〔分割数〕）"W
IDTH INDEX"を保持するレジスタ１５Ｃと、配列データ
の先頭要素を保持するＰＥ１０のＰＥ番号“ＰＥ”を保
持するレジスタ１５Ｄと、ＰＥ番号増分値"INC PE”を
保持するレジスタ１５Ｅとが少なくともそなえられてい
る。
換装置（乗除算器を含む） 図４に示す一命令一配列要素アクセスのための配列アド
レス変換装置１５は、乗算器および除算器を含んで構成
されたものであり、この図４に示す配列アドレス変換装
置１５には、レジスタ群１５ａとして、配列データの先
頭アドレス（分割片アドレス）“BASE”を保持するレジ
スタ１５Ａと、アクセス対象配列要素の配列データ先頭
からのオフセット（添字オフセット）“INDEX"を保持す
るレジスタ１５Ｂと、配列データをブロック分割した場
合の１つのＰＥ１０に割り当てられる配列データ幅（ブ
ロック単位の幅；＝〔配列添字範囲〕／〔分割数〕）"W
IDTH INDEX"を保持するレジスタ１５Ｃと、配列データ
の先頭要素を保持するＰＥ１０のＰＥ番号“ＰＥ”を保
持するレジスタ１５Ｄと、ＰＥ番号増分値"INC PE”を
保持するレジスタ１５Ｅとが少なくともそなえられてい
る。
【００７７】また、これらのレジスタ１５Ａ〜１５Ｅに
保持されたデータ（配列データアクセス情報）に基づい
て演算を行なうべく、除算器３１，加算器３２，乗算器
３３および加算器３４がそなえられている。この図４に
示す配列アドレス変換装置１５では、これらの除算器３
１，加算器３２，乗算器３３および加算器３４により、
下記計算式，に基づいてＰＥ番号およびＰＥ内主記
憶アドレスを算出する回路が構成されている。
保持されたデータ（配列データアクセス情報）に基づい
て演算を行なうべく、除算器３１，加算器３２，乗算器
３３および加算器３４がそなえられている。この図４に
示す配列アドレス変換装置１５では、これらの除算器３
１，加算器３２，乗算器３３および加算器３４により、
下記計算式，に基づいてＰＥ番号およびＰＥ内主記
憶アドレスを算出する回路が構成されている。
【００７８】 〔ＰＥ番号〕＝〔配列データの先頭要素を保持するＰＥ番号〕＋ （〔配列データ先頭からのオフセット〕／ 〔１ＰＥに割り当てられる配列データ幅〕）×〔ＰＥ番号増分値〕 ＝“ＰＥ”＋（“INDEX"／"WIDTH INDEX"）דINC PE”… 〔ＰＥ内主記憶アドレス〕＝〔配列データの先頭アドレス〕＋ 〔配列データ先頭からのオフセット〕％ 〔１ＰＥに割り当てられる配列データ幅〕 ＝“BASE”＋“INDEX"％"WIDTH INDEX" … つまり、除算器３１は、レジスタ１５Ｂに保持される
“INDEX"を被除数とし、レジスタ１５Ｃに保持される"W
IDTH INDEX"を除数として、商“INDEX"／"WIDTH INDEX"
（／は整数除算）と、剰余“INDEX"％"WIDTH INDEX"
（％は整数モデュロ演算）とを算出して出力するもので
ある。加算器３２は、レジスタ１５Ａに保持される“BA
SE”と除算器３１からの剰余“INDEX"％"WIDTH INDEX"
とを加算し、上式で示されるＰＥ内主記憶アドレスを
出力するものである。
“INDEX"を被除数とし、レジスタ１５Ｃに保持される"W
IDTH INDEX"を除数として、商“INDEX"／"WIDTH INDEX"
（／は整数除算）と、剰余“INDEX"％"WIDTH INDEX"
（％は整数モデュロ演算）とを算出して出力するもので
ある。加算器３２は、レジスタ１５Ａに保持される“BA
SE”と除算器３１からの剰余“INDEX"％"WIDTH INDEX"
とを加算し、上式で示されるＰＥ内主記憶アドレスを
出力するものである。
【００７９】また、乗算器３３は、レジスタ１５Ｅに保
持される"INC PE”と、除算器３１からの商“INDEX"／
"WIDTH INDEX"とを乗算して出力するものであり、加算
器３４は、レジスタ１５Ｄに保持される“ＰＥ”と乗算
器３３からの乗算結果（“INDEX"／"WIDTH INDEX"）×
"INC PE”とを加算し、上式で示されるＰＥ番号を出
力するものである。なお、加算器３４により算出された
ＰＥ番号は、レジスタ１５Ｄに書き込まれて保持され、
連続的にアドレス生成を行なう場合には、このレジスタ
１５Ｄに保持されたＰＥ番号が、次のアドレス生成時の
“ＰＥ”として用いられるようになっている。
持される"INC PE”と、除算器３１からの商“INDEX"／
"WIDTH INDEX"とを乗算して出力するものであり、加算
器３４は、レジスタ１５Ｄに保持される“ＰＥ”と乗算
器３３からの乗算結果（“INDEX"／"WIDTH INDEX"）×
"INC PE”とを加算し、上式で示されるＰＥ番号を出
力するものである。なお、加算器３４により算出された
ＰＥ番号は、レジスタ１５Ｄに書き込まれて保持され、
連続的にアドレス生成を行なう場合には、このレジスタ
１５Ｄに保持されたＰＥ番号が、次のアドレス生成時の
“ＰＥ”として用いられるようになっている。
【００８０】このような回路（アドレス生成回路１５
ｂ）を用いることにより、例えば図５に示すように分割
された配列データのアドレス計算を以下のように行なう
ことができる。なお、以下に示す例では、簡単のため
に、配列データを構成する各配列要素の大きさは１バイ
ト（アドレス単位）とする。図５に示す例では、配列デ
ータを４０個の配列要素Ａ（ｉ）（ｉ＝１〜４０）から
なるものとし、この配列データが４台のＰＥ１０にブロ
ック分割されているものとする。なお、各ＰＥ１０のＰ
Ｅ番号をそれぞれ０〜３とし、ＰＥ番号ｊのＰＥ１０に
ついてはＰＥ＃ｊとして表記する。そして、ＰＥ＃０に
は配列要素群Ａ(1:10)が、ＰＥ＃１には配列要素群Ａ(1
1:20) が、ＰＥ＃２には配列要素群Ａ(21:30) が、ＰＥ
＃３には配列要素群Ａ(31:40）が割り当てられているも
のとする。また、各ＰＥ１０で、配列要素群（配列分割
片）が格納されている主記憶領域の先頭アドレスは等し
いものとし、そのアドレスを“BASE”で表示する。
ｂ）を用いることにより、例えば図５に示すように分割
された配列データのアドレス計算を以下のように行なう
ことができる。なお、以下に示す例では、簡単のため
に、配列データを構成する各配列要素の大きさは１バイ
ト（アドレス単位）とする。図５に示す例では、配列デ
ータを４０個の配列要素Ａ（ｉ）（ｉ＝１〜４０）から
なるものとし、この配列データが４台のＰＥ１０にブロ
ック分割されているものとする。なお、各ＰＥ１０のＰ
Ｅ番号をそれぞれ０〜３とし、ＰＥ番号ｊのＰＥ１０に
ついてはＰＥ＃ｊとして表記する。そして、ＰＥ＃０に
は配列要素群Ａ(1:10)が、ＰＥ＃１には配列要素群Ａ(1
1:20) が、ＰＥ＃２には配列要素群Ａ(21:30) が、ＰＥ
＃３には配列要素群Ａ(31:40）が割り当てられているも
のとする。また、各ＰＥ１０で、配列要素群（配列分割
片）が格納されている主記憶領域の先頭アドレスは等し
いものとし、そのアドレスを“BASE”で表示する。
【００８１】このとき、配列要素Ａ(34)にアクセスする
場合、配列データアクセス情報として、“BASE”＝bas
e，“ＰＥ”＝０，“INDEX"＝３４−１＝３３，"WIDTH
INDEX"＝１０，"INC PE”＝１をレジスタ群１５ａ
（レジスタ１５Ａ〜１５Ｅ）に予め設定しておく。これ
により、その配列要素Ａ(34)についてのＰＥ番号および
ＰＥ内主記憶アドレスとしては、図４に示す配列アドレ
ス変換装置１５によって、 〔ＰＥ番号〕＝０＋３３／１０×１＝３ 〔ＰＥ内主記憶アドレス〕＝base＋３３％１０＝base＋
３ が算出される。これらの値は配列要素Ａ(34)のアドレス
を指し示しており、配列要素Ａ(34)が、ＰＥ番号３のＰ
Ｅ１０（ＰＥ＃３）の主記憶装置１２において、主記憶
アドレス“base＋３”に存在することを示している。
場合、配列データアクセス情報として、“BASE”＝bas
e，“ＰＥ”＝０，“INDEX"＝３４−１＝３３，"WIDTH
INDEX"＝１０，"INC PE”＝１をレジスタ群１５ａ
（レジスタ１５Ａ〜１５Ｅ）に予め設定しておく。これ
により、その配列要素Ａ(34)についてのＰＥ番号および
ＰＥ内主記憶アドレスとしては、図４に示す配列アドレ
ス変換装置１５によって、 〔ＰＥ番号〕＝０＋３３／１０×１＝３ 〔ＰＥ内主記憶アドレス〕＝base＋３３％１０＝base＋
３ が算出される。これらの値は配列要素Ａ(34)のアドレス
を指し示しており、配列要素Ａ(34)が、ＰＥ番号３のＰ
Ｅ１０（ＰＥ＃３）の主記憶装置１２において、主記憶
アドレス“base＋３”に存在することを示している。
【００８２】(a3-2)一命令一配列要素用配列アドレス変
換装置（加減算器のみ） 図６に示す一命令一配列要素アクセスのための配列アド
レス変換装置１５は、図４に示した配列アドレス変換装
置１５と全く同様の機能を、加算器および減算器のみで
実現したものである。そして、レジスタ群１５ａとして
は、図４にて前述したものと全く同様のレジスタ１５Ａ
〜１５Ｅがそなえられ、これらのレジスタ１５Ａ〜１５
Ｅに保持されたデータ（配列データ分割情報および配列
データアクセス情報）に基づいて演算を行なうべく、加
算器３２，３４Ａおよび減算器３５がそなえられてい
る。
換装置（加減算器のみ） 図６に示す一命令一配列要素アクセスのための配列アド
レス変換装置１５は、図４に示した配列アドレス変換装
置１５と全く同様の機能を、加算器および減算器のみで
実現したものである。そして、レジスタ群１５ａとして
は、図４にて前述したものと全く同様のレジスタ１５Ａ
〜１５Ｅがそなえられ、これらのレジスタ１５Ａ〜１５
Ｅに保持されたデータ（配列データ分割情報および配列
データアクセス情報）に基づいて演算を行なうべく、加
算器３２，３４Ａおよび減算器３５がそなえられてい
る。
【００８３】この図６に示す配列アドレス変換装置１５
でも、これらの加算器３２，３４Ａおよび減算器３５に
より、上記計算式，に基づいてＰＥ番号およびＰＥ
内主記憶アドレスを算出する回路が構成されている。図
６に示す配列アドレス変換装置１５では、図４における
除算器３１に代えて減算器３５がそなえられ、図４にお
ける乗算器３３および加算器３４に代えて加算器３４Ａ
がそなえられている。
でも、これらの加算器３２，３４Ａおよび減算器３５に
より、上記計算式，に基づいてＰＥ番号およびＰＥ
内主記憶アドレスを算出する回路が構成されている。図
６に示す配列アドレス変換装置１５では、図４における
除算器３１に代えて減算器３５がそなえられ、図４にお
ける乗算器３３および加算器３４に代えて加算器３４Ａ
がそなえられている。
【００８４】減算器３５は、レジスタ１５Ｂに保持され
る“INDEX"を被引数とし、レジスタ１５Ｃに保持される
"WIDTH INDEX"を引数として入力され、"WIDTH INDEX"
から“INDEX"を繰り返し減算するもので、１回減算処理
を度に“borrow”信号が加算器３４Ａに出力されるよう
になっている。この減算器３５の動作は次のように記述
することができる。
る“INDEX"を被引数とし、レジスタ１５Ｃに保持される
"WIDTH INDEX"を引数として入力され、"WIDTH INDEX"
から“INDEX"を繰り返し減算するもので、１回減算処理
を度に“borrow”信号が加算器３４Ａに出力されるよう
になっている。この減算器３５の動作は次のように記述
することができる。
【００８５】 つまり、減算器３５は、被引数≧引数が成立する期間
は、クロックサイクル毎に、被引数（tmp)＝引数−被引
数なる減算処理を繰り返し行ない、引数から被引数を１
回減算できる度に“borrow”信号を加算器３４Ａへ出力
する。そして、減算器３５は、被引数＜引数となるため
に引数から被引数を減算できなく時点で減算処理を中止
している。これにより、“borrow”信号は商に対応する
回数（減算処理の繰り返し回数）だけ加算器３４Ａへ出
力される。また、引数から被引数を減算できなくなった
時点での被引数“tmp"が剰余として減算器３５から加算
器３２へ出力される。
は、クロックサイクル毎に、被引数（tmp)＝引数−被引
数なる減算処理を繰り返し行ない、引数から被引数を１
回減算できる度に“borrow”信号を加算器３４Ａへ出力
する。そして、減算器３５は、被引数＜引数となるため
に引数から被引数を減算できなく時点で減算処理を中止
している。これにより、“borrow”信号は商に対応する
回数（減算処理の繰り返し回数）だけ加算器３４Ａへ出
力される。また、引数から被引数を減算できなくなった
時点での被引数“tmp"が剰余として減算器３５から加算
器３２へ出力される。
【００８６】また、加算器３４Ａは、減算器３５から
“borrow”信号を入力される度に、レジスタ１５Ｄに保
持される“ＰＥ”（加算器３４Ａの右入力）とレジスタ
１５Ｅに保持される"INC PE”（加算器３４Ａの左入
力）とを加算するもので、この加算器３４Ａによる加算
結果は、レジスタ１５Ｄに書き込まれて保持され、加算
器３４Ａによる次の加算処理のための“ＰＥ”の値とし
て用いられるようになっている。この加算器３４Ａの動
作は次のように記述することができる。
“borrow”信号を入力される度に、レジスタ１５Ｄに保
持される“ＰＥ”（加算器３４Ａの右入力）とレジスタ
１５Ｅに保持される"INC PE”（加算器３４Ａの左入
力）とを加算するもので、この加算器３４Ａによる加算
結果は、レジスタ１５Ｄに書き込まれて保持され、加算
器３４Ａによる次の加算処理のための“ＰＥ”の値とし
て用いられるようになっている。この加算器３４Ａの動
作は次のように記述することができる。
【００８７】 つまり、加算器３４Ａは、減算器３５からの“borrow”
信号の度に、“ＰＥ”＝“ＰＥ”＋"INC PE”なる加算
処理を行なうことにより、疑似的に乗算処理を行なって
いる。
信号の度に、“ＰＥ”＝“ＰＥ”＋"INC PE”なる加算
処理を行なうことにより、疑似的に乗算処理を行なって
いる。
【００８８】従って、図６に示す配列アドレス変換装置
１５では、繰り返しの最後のクロックサイクルで生成さ
れたＰＥ番号およびＰＥ内主記憶アドレスのみが有効な
情報であるから、繰り返しの最後のクロックサイクルに
際して得られる情報のみが、アクセス対象配列要素につ
いてのＰＥ番号およびＰＥ内主記憶アドレスとして出力
される。
１５では、繰り返しの最後のクロックサイクルで生成さ
れたＰＥ番号およびＰＥ内主記憶アドレスのみが有効な
情報であるから、繰り返しの最後のクロックサイクルに
際して得られる情報のみが、アクセス対象配列要素につ
いてのＰＥ番号およびＰＥ内主記憶アドレスとして出力
される。
【００８９】以上のように、図６に示す配列アドレス変
換装置１５は、アドレス生成に要する時間を除けば、図
４に示したものと全く同様の動作を行なう。 (a3-3)一命令多配列要素用配列アドレス変換装置（乗除
算器を含む） 図７に示す一命令多配列要素アクセスのための配列アド
レス変換装置１５は、乗算器および除算器を含んで構成
されたもので、この図７に示す配列アドレス変換装置１
５には、レジスタ群１５ａとして、前述のレジスタ１５
Ａ〜１５Ｅと同様に、アクセスベースアドレス（配列デ
ータの先頭アドレス，分割片アドレス）“BASE”を保持
するレジスタ１５Ａと、アクセス開始オフセット（アク
セス対象ストライド要素群の先頭配列要素の配列データ
先頭からの添字オフセット）“INDEX"を保持するレジス
タ１５Ｂと、１つのＰＥ１０が保持する添字の幅（ブロ
ック単位の幅；＝〔配列添字範囲〕／〔分割数〕）"WID
TH INDEX"を保持するレジスタ１５Ｃと、アクセス開始
ＰＥ番号“ＰＥ”を保持するレジスタ１５Ｄと、ＰＥ番
号増分値"INC PE”を保持するレジスタ１５Ｅとが少な
くともそなえられるほか、アクセスのストライド（アク
セス対象ストライド要素群のストライド）"INC INDEX"
を保持するレジスタ１５Ｆと、アクセスするデータの個
数（アクセス対象のストライド要素群の要素数）“LENG
TH”を保持するレジスタ１５Ｇとが追加されている。
換装置１５は、アドレス生成に要する時間を除けば、図
４に示したものと全く同様の動作を行なう。 (a3-3)一命令多配列要素用配列アドレス変換装置（乗除
算器を含む） 図７に示す一命令多配列要素アクセスのための配列アド
レス変換装置１５は、乗算器および除算器を含んで構成
されたもので、この図７に示す配列アドレス変換装置１
５には、レジスタ群１５ａとして、前述のレジスタ１５
Ａ〜１５Ｅと同様に、アクセスベースアドレス（配列デ
ータの先頭アドレス，分割片アドレス）“BASE”を保持
するレジスタ１５Ａと、アクセス開始オフセット（アク
セス対象ストライド要素群の先頭配列要素の配列データ
先頭からの添字オフセット）“INDEX"を保持するレジス
タ１５Ｂと、１つのＰＥ１０が保持する添字の幅（ブロ
ック単位の幅；＝〔配列添字範囲〕／〔分割数〕）"WID
TH INDEX"を保持するレジスタ１５Ｃと、アクセス開始
ＰＥ番号“ＰＥ”を保持するレジスタ１５Ｄと、ＰＥ番
号増分値"INC PE”を保持するレジスタ１５Ｅとが少な
くともそなえられるほか、アクセスのストライド（アク
セス対象ストライド要素群のストライド）"INC INDEX"
を保持するレジスタ１５Ｆと、アクセスするデータの個
数（アクセス対象のストライド要素群の要素数）“LENG
TH”を保持するレジスタ１５Ｇとが追加されている。
【００９０】また、これらのレジスタ１５Ａ〜１５Ｇに
保持されたデータ（配列データ分割情報および配列デー
タアクセス情報）に基づいて演算を行なうべく、図４と
同様の除算器３１，加算器３２，乗算器３３および加算
器３４がそなえられほか、加算器３６および１減算器３
７が新たに追加されている。この図７に示す配列アドレ
ス変換装置１５では、これらの除算器３１，加算器３
２，乗算器３３，加算器３４，加算器３６および１減算
器３７により、下記計算式，に基づいて、アクセス
対象配列要素群についてのＰＥ番号およびＰＥ内主記憶
アドレスを連続的に算出する回路が構成されている。な
お、下記計算式，においては、式中のｉの値が０，
１，２，３，４，…，(LENGTH −１）とクロックサイク
ル毎に順次変化する。
保持されたデータ（配列データ分割情報および配列デー
タアクセス情報）に基づいて演算を行なうべく、図４と
同様の除算器３１，加算器３２，乗算器３３および加算
器３４がそなえられほか、加算器３６および１減算器３
７が新たに追加されている。この図７に示す配列アドレ
ス変換装置１５では、これらの除算器３１，加算器３
２，乗算器３３，加算器３４，加算器３６および１減算
器３７により、下記計算式，に基づいて、アクセス
対象配列要素群についてのＰＥ番号およびＰＥ内主記憶
アドレスを連続的に算出する回路が構成されている。な
お、下記計算式，においては、式中のｉの値が０，
１，２，３，４，…，(LENGTH −１）とクロックサイク
ル毎に順次変化する。
【００９１】 〔ＰＥ番号〕＝〔アクセス開始ＰＥ番号〕＋ ｛（〔アクセス開始オフセット〕＋〔アクセスのストライド〕×ｉ）／ 〔１ＰＥに割り当てられる配列データ幅〕｝×〔ＰＥ番号増分値〕 ＝“ＰＥ”＋（〔“INDEX"＋"INC INDEX"×ｉ〕／ "WIDTH INDEX"）×"INC PE”… 〔ＰＥ内主記憶アドレス〕＝〔アクセスベースアドレス〕＋ （〔アクセス開始オフセット〕＋〔アクセスのストライド〕×ｉ）％ 〔１ＰＥに割り当てられる配列データ幅〕 ＝“BASE”＋〔“INDEX"＋“ INC INDEX"×ｉ〕％ “ WIDTH INDEX" … つまり、加算器３６は、レジスタ１５Ｂに保持される
“INDEX"とレジスタ１５Ｆに保持される"INC INDEX"と
を加算するものであるが、この加算器３６による加算処
理は、処理開始後の最初のクロックサイクルでは行なわ
れず、加算器３６からは“INDEX"の値がそのまま出力さ
れ、２回目以降のクロックサイクルで“INDEX"と"INC
INDEX"との加算結果が加算器３６から出力されるように
なっている。この加算器３６からの出力は、除算器３１
に被除数として入力される。
“INDEX"とレジスタ１５Ｆに保持される"INC INDEX"と
を加算するものであるが、この加算器３６による加算処
理は、処理開始後の最初のクロックサイクルでは行なわ
れず、加算器３６からは“INDEX"の値がそのまま出力さ
れ、２回目以降のクロックサイクルで“INDEX"と"INC
INDEX"との加算結果が加算器３６から出力されるように
なっている。この加算器３６からの出力は、除算器３１
に被除数として入力される。
【００９２】除算器３１は、加算器３６からの加算結果
“INDEX"＋"INC INDEX"を被除数とし、レジスタ１５Ｃ
に保持される"WIDTH INDEX"を除数として、商および剰
余を算出するものである。除算器３１からの剰余は、ク
ロックサイクル毎にレジスタ１５Ｂに“INDEX"として書
き込まれる。このようにレジスタ１５Ｂの“INDEX"を更
新し、その更新値に加算器３６により"INC INDEX"を加
算した値を除算器３１の被除数とすることで、除算器３
１は、商（“INDEX"＋"INC INDEX"×ｉ）／"WIDTH IN
DEX"と、剰余（“INDEX"＋"INC INDEX"×ｉ）％"WIDTH
INDEX"とを算出して出力するようになっている。ただ
し、ｉの値は、０からクロックサイクル毎に１ずつ順次
増加する。
“INDEX"＋"INC INDEX"を被除数とし、レジスタ１５Ｃ
に保持される"WIDTH INDEX"を除数として、商および剰
余を算出するものである。除算器３１からの剰余は、ク
ロックサイクル毎にレジスタ１５Ｂに“INDEX"として書
き込まれる。このようにレジスタ１５Ｂの“INDEX"を更
新し、その更新値に加算器３６により"INC INDEX"を加
算した値を除算器３１の被除数とすることで、除算器３
１は、商（“INDEX"＋"INC INDEX"×ｉ）／"WIDTH IN
DEX"と、剰余（“INDEX"＋"INC INDEX"×ｉ）％"WIDTH
INDEX"とを算出して出力するようになっている。ただ
し、ｉの値は、０からクロックサイクル毎に１ずつ順次
増加する。
【００９３】そして、加算器３２は、レジスタ１５Ａに
保持される“BASE”と除算器３１からの剰余（“INDEX"
＋"INC INDEX"×ｉ）％"WIDTH INDEX"とを加算し、上
式で示されるＰＥ内主記憶アドレスをサイクルクロッ
ク毎に順次出力するものである。また、乗算器３３は、
レジスタ１５Ｅに保持される"INC PE”と、除算器３１
からの商（“INDEX"＋"INC INDEX"×ｉ）／"WIDTH IN
DEX"とを乗算して出力するものであり、加算器３４は、
レジスタ１５Ｄに保持される“ＰＥ”と乗算器３３から
の乗算結果〔（“INDEX"＋"INC INDEX"×ｉ）／"WIDTH
INDEX"〕×"INC PE”とを加算し、上式で示されるＰ
Ｅ番号を出力するものである。なお、加算器３４により
算出されたＰＥ番号は、クロックサイクル毎にレジスタ
１５Ｄに“ＰＥ”として書き込まれて更新され、その更
新値が次のクロックサイクルで加算器３４により乗算器
３３からの乗算結果に加算されるようになっている。
保持される“BASE”と除算器３１からの剰余（“INDEX"
＋"INC INDEX"×ｉ）％"WIDTH INDEX"とを加算し、上
式で示されるＰＥ内主記憶アドレスをサイクルクロッ
ク毎に順次出力するものである。また、乗算器３３は、
レジスタ１５Ｅに保持される"INC PE”と、除算器３１
からの商（“INDEX"＋"INC INDEX"×ｉ）／"WIDTH IN
DEX"とを乗算して出力するものであり、加算器３４は、
レジスタ１５Ｄに保持される“ＰＥ”と乗算器３３から
の乗算結果〔（“INDEX"＋"INC INDEX"×ｉ）／"WIDTH
INDEX"〕×"INC PE”とを加算し、上式で示されるＰ
Ｅ番号を出力するものである。なお、加算器３４により
算出されたＰＥ番号は、クロックサイクル毎にレジスタ
１５Ｄに“ＰＥ”として書き込まれて更新され、その更
新値が次のクロックサイクルで加算器３４により乗算器
３３からの乗算結果に加算されるようになっている。
【００９４】さらに、１減算器３７は、レジスタ１５Ｇ
に保持されている“LENGTH”から、クロックサイクル毎
に１ずつ減算し、その減算結果を新たな“LENGTH”とし
て書込・更新を行なうもので、１だけ減算した結果が０
となった場合には、上述した除算器３１，加算器３２，
３４，３６および乗算器３３によるアドレス生成処理を
停止させる信号を出力するものである。従って、図７に
示す配列アドレス変換装置１５では、１減算器３７によ
る減算結果が０になった時点、つまり、アクセスするデ
ータの個数に対応する回数（ｉ＝０〜LENGTH−１）だけ
アドレス生成処理を行なった時点で、アドレス生成処理
が停止されるようになっている。
に保持されている“LENGTH”から、クロックサイクル毎
に１ずつ減算し、その減算結果を新たな“LENGTH”とし
て書込・更新を行なうもので、１だけ減算した結果が０
となった場合には、上述した除算器３１，加算器３２，
３４，３６および乗算器３３によるアドレス生成処理を
停止させる信号を出力するものである。従って、図７に
示す配列アドレス変換装置１５では、１減算器３７によ
る減算結果が０になった時点、つまり、アクセスするデ
ータの個数に対応する回数（ｉ＝０〜LENGTH−１）だけ
アドレス生成処理を行なった時点で、アドレス生成処理
が停止されるようになっている。
【００９５】このような回路（アドレス生成回路１５
ｂ）を用いることにより、例えば図８に示すように分割
された配列データのアドレス計算を以下のように行なう
ことができる。なお、ここでも、簡単のために、配列デ
ータを構成する各配列要素の大きさは１バイト（アドレ
ス単位）とする。図８に示す例では、図５に示した例と
同様、配列データを４０個の配列要素Ａ（ｉ）（ｉ＝１
〜４０）からなるものとし、この配列データが４台のＰ
Ｅ１０にブロック分割されているものとする。なお、各
ＰＥ１０のＰＥ番号をそれぞれ０〜３とし、ＰＥ番号ｊ
のＰＥ１０についてはＰＥ＃ｊとして表記する。そし
て、ＰＥ＃０には配列要素群Ａ(1:10)が、ＰＥ＃１には
配列要素群Ａ(11:20) が、ＰＥ＃２には配列要素群Ａ(2
1:30) が、ＰＥ＃３には配列要素群Ａ(31:40）が割り当
てられているものとする。また、各ＰＥ１０で、配列要
素群（配列分割片）が格納されている主記憶領域の先頭
アドレスは等しいものとし、そのアドレスを“BASE”で
表示する。
ｂ）を用いることにより、例えば図８に示すように分割
された配列データのアドレス計算を以下のように行なう
ことができる。なお、ここでも、簡単のために、配列デ
ータを構成する各配列要素の大きさは１バイト（アドレ
ス単位）とする。図８に示す例では、図５に示した例と
同様、配列データを４０個の配列要素Ａ（ｉ）（ｉ＝１
〜４０）からなるものとし、この配列データが４台のＰ
Ｅ１０にブロック分割されているものとする。なお、各
ＰＥ１０のＰＥ番号をそれぞれ０〜３とし、ＰＥ番号ｊ
のＰＥ１０についてはＰＥ＃ｊとして表記する。そし
て、ＰＥ＃０には配列要素群Ａ(1:10)が、ＰＥ＃１には
配列要素群Ａ(11:20) が、ＰＥ＃２には配列要素群Ａ(2
1:30) が、ＰＥ＃３には配列要素群Ａ(31:40）が割り当
てられているものとする。また、各ＰＥ１０で、配列要
素群（配列分割片）が格納されている主記憶領域の先頭
アドレスは等しいものとし、そのアドレスを“BASE”で
表示する。
【００９６】このとき、アクセスパターンは、例えば次
のようなプログラムで表される。 上記アクセスパターンは、配列データＡ(1:40)の配列要
素Ａ(I) のうち、Ｉ＝４〜４０までの間の配列要素に対
してストライド６でアクセスするというものであり、こ
の場合、配列データアクセス情報として、以下のような
値がレジスタ群１５ａ（レジスタ１５Ａ〜１５Ｇ）に設
定される。
のようなプログラムで表される。 上記アクセスパターンは、配列データＡ(1:40)の配列要
素Ａ(I) のうち、Ｉ＝４〜４０までの間の配列要素に対
してストライド６でアクセスするというものであり、こ
の場合、配列データアクセス情報として、以下のような
値がレジスタ群１５ａ（レジスタ１５Ａ〜１５Ｇ）に設
定される。
【００９７】 “BASE”＝base “ＰＥ”＝（４−１）／１０＝０ " INC PE”＝１ “INDEX"＝（４−１）％１０＝３ “ INC INDEX"＝６ “WIDTH INDEX"＝１０ “LENGTH”＝（４０−４＋６）／６＝７ 上記のような値をレジスタ群１５ａ（レジスタ１５Ａ〜
１５Ｅ）に設定することにより、図７に示す配列アドレ
ス変換装置１５は、下表１のようなアドレス列を連続的
に生成し、図８に示すような配列要素群Ａ(4) ，Ａ(1
0)，Ａ(16)，Ａ(22)，Ａ(28)，Ａ(34)，Ａ(40)について
のＰＥ番号およびＰＥ内主記憶アドレスが順次特定され
ることになる。
１５Ｅ）に設定することにより、図７に示す配列アドレ
ス変換装置１５は、下表１のようなアドレス列を連続的
に生成し、図８に示すような配列要素群Ａ(4) ，Ａ(1
0)，Ａ(16)，Ａ(22)，Ａ(28)，Ａ(34)，Ａ(40)について
のＰＥ番号およびＰＥ内主記憶アドレスが順次特定され
ることになる。
【００９８】
【表１】
【００９９】(a3-4)一命令一配列要素用配列アドレス変
換装置（加減算器のみ） 図９に示す一命令多配列要素アクセスのための配列アド
レス変換装置１５は、図７に示した配列アドレス変換装
置１５と全く同様の機能を、加算器および減算器のみで
実現したものである。そして、レジスタ群１５ａとして
は、図７にて前述したものと全く同様のレジスタ１５Ａ
〜１５Ｇがそなえられ、これらのレジスタ１５Ａ〜１５
Ｇに保持されたデータ（配列データ分割情報および配列
データアクセス情報）に基づいて演算を行なうべく、加
算器３２，３４Ａ，３６，減算器３５および１減算器３
７がそなえられている。
換装置（加減算器のみ） 図９に示す一命令多配列要素アクセスのための配列アド
レス変換装置１５は、図７に示した配列アドレス変換装
置１５と全く同様の機能を、加算器および減算器のみで
実現したものである。そして、レジスタ群１５ａとして
は、図７にて前述したものと全く同様のレジスタ１５Ａ
〜１５Ｇがそなえられ、これらのレジスタ１５Ａ〜１５
Ｇに保持されたデータ（配列データ分割情報および配列
データアクセス情報）に基づいて演算を行なうべく、加
算器３２，３４Ａ，３６，減算器３５および１減算器３
７がそなえられている。
【０１００】この図９に示す配列アドレス変換装置１５
でも、これらの加算器３２，３４Ａ，３６，減算器３５
および１減算器３７および減算器３５により、上記計算
式，に基づいてＰＥ番号およびＰＥ内主記憶アドレ
スを連続的に算出する回路が構成されている。そして、
加算器３２，３４Ａ，３６，減算器３５および１減算器
３７および減算器３５は図６や図７にて説明したものと
同様に機能し、図６にても前述した通り、加減算を繰り
返すことにより乗算，除算，剰余算が疑似的に行なわれ
るようなっている。従って、図９に示す配列アドレス変
換装置１５は、アドレス生成に要する時間を除けば、図
７に示したものと全く同様の動作を行なう。
でも、これらの加算器３２，３４Ａ，３６，減算器３５
および１減算器３７および減算器３５により、上記計算
式，に基づいてＰＥ番号およびＰＥ内主記憶アドレ
スを連続的に算出する回路が構成されている。そして、
加算器３２，３４Ａ，３６，減算器３５および１減算器
３７および減算器３５は図６や図７にて説明したものと
同様に機能し、図６にても前述した通り、加減算を繰り
返すことにより乗算，除算，剰余算が疑似的に行なわれ
るようなっている。従って、図９に示す配列アドレス変
換装置１５は、アドレス生成に要する時間を除けば、図
７に示したものと全く同様の動作を行なう。
【０１０１】（a4）配列アドレス変換装置の利用方法 さて、次に、第１実施形態の分散記憶型並列計算機にお
いて、上述した配列アドレス変換装置１５が実際にどう
ように適用されるかをより具体的に説明する。なお、配
列データの分割配置手法やプロセッサアレイの論理形状
に関しては、前出の“High Performance Fortran Langu
age Specification ”に詳しく記述されているので、そ
の詳細な説明はここでは行なわない。
いて、上述した配列アドレス変換装置１５が実際にどう
ように適用されるかをより具体的に説明する。なお、配
列データの分割配置手法やプロセッサアレイの論理形状
に関しては、前出の“High Performance Fortran Langu
age Specification ”に詳しく記述されているので、そ
の詳細な説明はここでは行なわない。
【０１０２】〔適用できる配列データ〕本実施形態にお
ける配列アドレス変換装置１５を用いてアクセスできる
配列データは、以下の条件，を満たすものに限る。 配列データの各軸は、各ＰＥ１０に分割されていても
よいし、分割されていなくもよいが、分割されている場
合には、ブロック分割されているものとする。
ける配列アドレス変換装置１５を用いてアクセスできる
配列データは、以下の条件，を満たすものに限る。 配列データの各軸は、各ＰＥ１０に分割されていても
よいし、分割されていなくもよいが、分割されている場
合には、ブロック分割されているものとする。
【０１０３】配列データの分割片（ブロック）が配置
されている領域の先頭アドレスは、全てのＰＥ１０で同
一でなければならない。分割する軸上の要素数が配列デ
ータを分割・配置されるＰＥ１０の数で割り切れない場
合、最もＰＥ番号の大きいＰＥ１０以外に〔（軸上の要
素数＋軸上のＰＥ数−１）／軸上のＰＥ数〕だけの個数
の配列要素をそれぞれ割り当て、最もＰＥ番号の大きい
ＰＥ１０には残りの配列要素を割り当てる。このとき、
最もＰＥ番号が大きなＰＥ１０は他のＰＥ１０と同じ個
数の配列要素が割り当てられたと見做してメモリ領域を
確保する。即ち、主記憶装置１２上の割り当て姿態は全
てのＰＥ１０で等しくする必要がある。
されている領域の先頭アドレスは、全てのＰＥ１０で同
一でなければならない。分割する軸上の要素数が配列デ
ータを分割・配置されるＰＥ１０の数で割り切れない場
合、最もＰＥ番号の大きいＰＥ１０以外に〔（軸上の要
素数＋軸上のＰＥ数−１）／軸上のＰＥ数〕だけの個数
の配列要素をそれぞれ割り当て、最もＰＥ番号の大きい
ＰＥ１０には残りの配列要素を割り当てる。このとき、
最もＰＥ番号が大きなＰＥ１０は他のＰＥ１０と同じ個
数の配列要素が割り当てられたと見做してメモリ領域を
確保する。即ち、主記憶装置１２上の割り当て姿態は全
てのＰＥ１０で等しくする必要がある。
【０１０４】〔プロセッサアレイの論理形状（Processo
r shape)〕ここで、プロセッサ１３の論理形状の次元数
も問わない。 (a4-1)一命令一配列要素アクセス 一命令一配列要素アクセスの仕方は、通常のアクセス命
令と同程度に単純であるため、その説明は省略する。
r shape)〕ここで、プロセッサ１３の論理形状の次元数
も問わない。 (a4-1)一命令一配列要素アクセス 一命令一配列要素アクセスの仕方は、通常のアクセス命
令と同程度に単純であるため、その説明は省略する。
【０１０５】(a4-2)一命令多配列要素アクセス 〔宣言〕説明を簡単にするため、配列データの次元は３
次元、プロセッサアレイも３次元とする。３次元配列と
３次元プロセッサアレイは、“HIGH PERFORMANCE FORTR
AN”では次のように記述される。
次元、プロセッサアレイも３次元とする。３次元配列と
３次元プロセッサアレイは、“HIGH PERFORMANCE FORTR
AN”では次のように記述される。
【０１０６】 !HPF$ PROCESSOR PE(p(1),p(2),p(3)) REAL A(is(1):ie(1), is(2):ie(2), is(3):ie(3)) !HPF$ DISTRIBUTE A(BLOCK,BLOCK,BLOCK) ONTO PE これは３次元の配列データの宣言であるが、is(3) ＝ie
(3) ＝１と考えれば２次元の配列データの宣言に等しい
し、さらにis(2) ＝ie(2) ＝１と考えれば２次元の配列
データの宣言に等しい。
(3) ＝１と考えれば２次元の配列データの宣言に等しい
し、さらにis(2) ＝ie(2) ＝１と考えれば２次元の配列
データの宣言に等しい。
【０１０７】〔配列分割情報〕配列アドレス変換装置１
５内のレジスタ群１５ａに設定する値の計算を簡単にす
るために、ソフトウエアは配列分割情報ＡＰＩ（Array
Partition Information)を作成する。この配列分割情報
ＡＰＩは、配列宣言情報と分割宣言情報とから合成され
る情報で、その形式は下表２に示す通りである。
５内のレジスタ群１５ａに設定する値の計算を簡単にす
るために、ソフトウエアは配列分割情報ＡＰＩ（Array
Partition Information)を作成する。この配列分割情報
ＡＰＩは、配列宣言情報と分割宣言情報とから合成され
る情報で、その形式は下表２に示す通りである。
【０１０８】配列分割情報は、宣言された全ての配列デ
ータに一つずつ割り当てられる。フォートランの“EQUI
VALENCE"文を用いて２つの配列データが“alias ”され
た場合でも、配列名毎に配列分割情報が割り当てられ
る。
ータに一つずつ割り当てられる。フォートランの“EQUI
VALENCE"文を用いて２つの配列データが“alias ”され
た場合でも、配列名毎に配列分割情報が割り当てられ
る。
【０１０９】
【表２】
【０１１０】配列宣言およびプロセッサ配列の宣言が静
的に行なわれていれば、配列分割情報は、プログラムユ
ニットを通して静的となり、コンパイル時に決定するこ
とができる。配列宣言およびプロセッサ配列が静的に決
定できない場合には、親ルーチンが作成した配列分割情
報を引き継いで利用することができる。 配列アドレス変換装置１５内のレジスタ群１５ａに設定
する値は次のような手続きで計算される。手続きを表現
する言語としては、例えばＣ言語を用いる。なお、下記
プログラムの記述中、カッコ〔〕内の記載はその行のプ
ログラム記述の内容を説明するためのものである。
的に行なわれていれば、配列分割情報は、プログラムユ
ニットを通して静的となり、コンパイル時に決定するこ
とができる。配列宣言およびプロセッサ配列が静的に決
定できない場合には、親ルーチンが作成した配列分割情
報を引き継いで利用することができる。 配列アドレス変換装置１５内のレジスタ群１５ａに設定
する値は次のような手続きで計算される。手続きを表現
する言語としては、例えばＣ言語を用いる。なお、下記
プログラムの記述中、カッコ〔〕内の記載はその行のプ
ログラム記述の内容を説明するためのものである。
【０１１１】 void set gad( int array id, 〔配列データのID。API の検索に用いられる〕 int access INDEX(1:3), 〔アクセスを開始する添字の値。各次元の値〕 int sweep dim, 〔スイープする次元〕 int stride, 〔ストライド〕 int length 〔データ個数〕 ) ｛ int ｄ; int ａ; int tmp; a＝ array id; d＝ sweep dim; tmp1 ＝API(a).BASE; tmp2 ＝０； for (i ! ＝１；ｉ<=API(a).DIM; i++)｛ if (i ＞ sweep dim)｛ tmp1 +=(access INDEX(i)-API(a).INDEX(i))% API(a). WIDTH INDEX(i)*API(a). INC INDEX(1); ｝ tmp2 +=(access INDEX(i)-API(a).INDEX(i)/API(a). WIDTH INDEX (i)*API(a).INC PE(i); ｝ 配列アドレス変換装置内レジスタ15A “BASE”＝tmp1; 配列アドレス変換装置内レジスタ15D “PE”＝tmp2; 配列アドレス変換装置内レジスタ15E "INC PE”＝ API(a).INC PE(d); 配列アドレス変換装置内レジスタ15B “INDEX ”＝ (access INDEX(d)-INDEX(d))%WIDTH INDEX(d)*INC INDEX(d); 配列アドレス変換装置内レジスタ15F "INC INDEX"＝ API(a).INC INDEX(d)*stride; 配列アドレス変換装置内レジスタ15C "WIDTH INDEX"＝ API(a).INC INDEX(d+1); 配列アドレス変換装置内レジスタ15G “LENGTH”＝length; ｝ 先に１次元配列データの例（図５，図８）を挙げたが、
ここでは２次元配列データの例について説明する。
ここでは２次元配列データの例について説明する。
【０１１２】 このときの配列イメージは、例えば図１０に示すように
なっている。つまり、１次元方向の配列データは１００
個の配列要素からなり、２次元方向の配列データは５０
個の配列要素からなり、この２次元の配列データが、４
台のＰＥ１０（ＰＥ番号０〜３）に分割・配置されてい
る。従って、下記の通り、１次元方向の“INC PE”は
１であり、２次元方向の“INC PE”は２になってい
る。
なっている。つまり、１次元方向の配列データは１００
個の配列要素からなり、２次元方向の配列データは５０
個の配列要素からなり、この２次元の配列データが、４
台のＰＥ１０（ＰＥ番号０〜３）に分割・配置されてい
る。従って、下記の通り、１次元方向の“INC PE”は
１であり、２次元方向の“INC PE”は２になってい
る。
【０１１３】 配列分割情報： API.BASE ＝base（全ＰＥ１０で共通） API.INC PE(1:2) ＝｛1, 2｝ API.INC INDEX(1:3) ＝｛1, 50,1250｝ API.INDEX(1:2) ＝｛1, 1｝ API.WIDTH INDEX(1:2) ＝｛50,25,,,,,｝ API.DIM ＝｛２｝ グローバルアクセス指定子（レジスタ１５Ａ〜１５Ｇに設定される値）： 配列アドレス変換装置内レジスタ15A “BASE” ＝base+(39-1)%25*50 ＝base+650; 配列アドレス変換装置内レジスタ15D “PE” ＝(4-1)/50*1+(39-1)/25*2＝２； 配列アドレス変換装置内レジスタ15E “INC PE”＝１； 配列アドレス変換装置内レジスタ15B “INDEX ”＝(4-1)%50*1＝３； 配列アドレス変換装置内レジスタ15F "INC INDEX"＝１＊29＝２９； 配列アドレス変換装置内レジスタ15C "WIDTH INDEX"＝５０； 配列アドレス変換装置内レジスタ15G “LENGTH”＝(100-4+29)/29 ＝４； 上記のような値をレジスタ群１５ａ（レジスタ１５Ａ〜
１５Ｇ）に設定することにより、配列アドレス変換装置
１５は、下表３のようなアドレス列を連続的に生成し、
図１０に例１として示すような１次元方向の配列要素群
Ａ( 4,39),Ａ(33,39),Ａ(62,39),Ａ(91,39) についての
ＰＥ番号およびＰＥ内主記憶アドレスが順次特定される
ことになる。
１５Ｇ）に設定することにより、配列アドレス変換装置
１５は、下表３のようなアドレス列を連続的に生成し、
図１０に例１として示すような１次元方向の配列要素群
Ａ( 4,39),Ａ(33,39),Ａ(62,39),Ａ(91,39) についての
ＰＥ番号およびＰＥ内主記憶アドレスが順次特定される
ことになる。
【０１１４】
【表３】
【０１１５】また、同様に、プログラムを、 とし、上述と同様に配列分割情報やグローバルアクセス
子を設定すれば、配列アドレス変換装置１５により、図
１０に例２として示すような２次元方向の配列要素群Ａ
(75, 7),Ａ(75,14),Ａ(75,21),Ａ(75,28),Ａ(75,35),Ａ
(75,42),Ａ(75,49) についてのＰＥ番号およびＰＥ内主
記憶アドレスが順次特定されることになる。
子を設定すれば、配列アドレス変換装置１５により、図
１０に例２として示すような２次元方向の配列要素群Ａ
(75, 7),Ａ(75,14),Ａ(75,21),Ａ(75,28),Ａ(75,35),Ａ
(75,42),Ａ(75,49) についてのＰＥ番号およびＰＥ内主
記憶アドレスが順次特定されることになる。
【０１１６】このように、本発明の第１実施形態によれ
ば、配列データに対するアクセス時のアドレス計算を行
なうためのハードウエアとして、配列アドレス変換装置
１５をプロセッサ１３と別個にそなえることにより、配
列データに対するアクセス時のアドレス計算をプロセッ
サ１３における処理と独立して行なうことができ、アド
レス計算に要していたプロセッサ１３のオーバヘッド時
間が省略され、並列計算機としての処理効率を大幅に向
上させることができる。
ば、配列データに対するアクセス時のアドレス計算を行
なうためのハードウエアとして、配列アドレス変換装置
１５をプロセッサ１３と別個にそなえることにより、配
列データに対するアクセス時のアドレス計算をプロセッ
サ１３における処理と独立して行なうことができ、アド
レス計算に要していたプロセッサ１３のオーバヘッド時
間が省略され、並列計算機としての処理効率を大幅に向
上させることができる。
【０１１７】特に、配列データのブロック分割を行なっ
た場合、処理装置からの一命令で一配列要素に対するア
クセスや一命令で多配列要素に対するアクセスを行なう
ことが可能であり、このようなアクセスを行なう配列ア
ドレス変換装置１５のアドレス生成回路（演算回路）１
５ｂを加算器および減算器のみにより極めて簡素に構成
できる。
た場合、処理装置からの一命令で一配列要素に対するア
クセスや一命令で多配列要素に対するアクセスを行なう
ことが可能であり、このようなアクセスを行なう配列ア
ドレス変換装置１５のアドレス生成回路（演算回路）１
５ｂを加算器および減算器のみにより極めて簡素に構成
できる。
【０１１８】そして、配列アドレス変換装置１５のレジ
スタ群１５ａを、ＰＥ番号およびＰＥ内主記憶アドレス
の生成経過データを一時的に保持するレジスタ（例えば
レジスタ１５Ｂ，１５Ｄ）として兼用することで、配列
データアクセス情報の初期設定を一々行なうことなく、
ＰＥ番号およびＰＥ内主記憶アドレスの生成処理を連続
的に行なえ、アドレス変換処理を効率的に行なうことも
できる。
スタ群１５ａを、ＰＥ番号およびＰＥ内主記憶アドレス
の生成経過データを一時的に保持するレジスタ（例えば
レジスタ１５Ｂ，１５Ｄ）として兼用することで、配列
データアクセス情報の初期設定を一々行なうことなく、
ＰＥ番号およびＰＥ内主記憶アドレスの生成処理を連続
的に行なえ、アドレス変換処理を効率的に行なうことも
できる。
【０１１９】（ｂ）第２実施形態の説明 図１１は本発明の第２実施形態としての分散記憶型並列
計算機におけるプロセッサエレメントの構成を示すブロ
ック図である。この図１１に示すように、第２実施形態
の分散記憶型並列計算機におけるＰＥ１０も、図２に示
した第１実施形態のものとほぼ同様に構成されている。
計算機におけるプロセッサエレメントの構成を示すブロ
ック図である。この図１１に示すように、第２実施形態
の分散記憶型並列計算機におけるＰＥ１０も、図２に示
した第１実施形態のものとほぼ同様に構成されている。
【０１２０】ＰＥ番号およびＰＥ内主記憶アドレスに仮
想アドレスモードのある並列計算機では、配列アドレス
変換装置１５の出力をアドレス変換する必要がある。こ
の仮想アドレスモードに対応すべく、第２実施形態のＰ
Ｅ１０では、ＰＥ間通信装置１４に、ＰＥ番号変換装置
１４ａとＰＥ内アドレス変換装置１４ｂとがそなえられ
ている。
想アドレスモードのある並列計算機では、配列アドレス
変換装置１５の出力をアドレス変換する必要がある。こ
の仮想アドレスモードに対応すべく、第２実施形態のＰ
Ｅ１０では、ＰＥ間通信装置１４に、ＰＥ番号変換装置
１４ａとＰＥ内アドレス変換装置１４ｂとがそなえられ
ている。
【０１２１】ＰＥ番号変換装置１４ａは、仮想ＰＥ番号
と実ＰＥ番号との対応関係を記憶する例えば図２０に示
すようなハードウエアテーブルを有し、配列アドレス変
換装置１５により生成されたＰＥ番号を仮想ＰＥ番号と
見做し、前記ハードウエアテーブルを検索することによ
り仮想ＰＥ番号を実ＰＥ番号に変換するものである。つ
まり、宛先仮想ＰＥ番号は、アクセス要求元ＰＥ１０内
でＰＥ番号変換装置１４ａによりアドレス変換される。
なお、図２０中、Ｍは仮想ＰＥ番号の最大値である。
と実ＰＥ番号との対応関係を記憶する例えば図２０に示
すようなハードウエアテーブルを有し、配列アドレス変
換装置１５により生成されたＰＥ番号を仮想ＰＥ番号と
見做し、前記ハードウエアテーブルを検索することによ
り仮想ＰＥ番号を実ＰＥ番号に変換するものである。つ
まり、宛先仮想ＰＥ番号は、アクセス要求元ＰＥ１０内
でＰＥ番号変換装置１４ａによりアドレス変換される。
なお、図２０中、Ｍは仮想ＰＥ番号の最大値である。
【０１２２】また、ＰＥ内アドレス変換装置１４ｂは、
他のＰＥ１０から受信したＰＥ内主記憶アドレスをＰＥ
内主記憶アドレスと見做し、そのＰＥ内主記憶仮想アド
レスを自ＰＥ１０内の主記憶実アドレスに変換するもの
である。つまり、ＰＥ内主記憶仮想アドレスは、宛先Ｐ
Ｅ１０内でＰＥ内アドレス変換装置１４ｂにより主記憶
実アドレスに変換される。
他のＰＥ１０から受信したＰＥ内主記憶アドレスをＰＥ
内主記憶アドレスと見做し、そのＰＥ内主記憶仮想アド
レスを自ＰＥ１０内の主記憶実アドレスに変換するもの
である。つまり、ＰＥ内主記憶仮想アドレスは、宛先Ｐ
Ｅ１０内でＰＥ内アドレス変換装置１４ｂにより主記憶
実アドレスに変換される。
【０１２３】（ｃ）第３実施形態の説明 図１２は本発明の第３実施形態としての分散記憶型並列
計算機におけるプロセッサエレメントの構成を示すブロ
ック図である。この図１２に示すように、第３実施形態
の分散記憶型並列計算機におけるＰＥ１０も、図２に示
した第１実施形態のものとほぼ同様に構成されている
が、第３実施形態の分散記憶型並列計算機におけるＰＥ
１０では、配列アドレス変換装置１５とＰＥ間通信装置
１４とを直接的に接続していた制御／データ線２３が省
略され、この制御／データ線２３に代わって、プロセッ
サ１３とＰＥ間通信装置１４とが制御／データ線２６を
介して接続されている。
計算機におけるプロセッサエレメントの構成を示すブロ
ック図である。この図１２に示すように、第３実施形態
の分散記憶型並列計算機におけるＰＥ１０も、図２に示
した第１実施形態のものとほぼ同様に構成されている
が、第３実施形態の分散記憶型並列計算機におけるＰＥ
１０では、配列アドレス変換装置１５とＰＥ間通信装置
１４とを直接的に接続していた制御／データ線２３が省
略され、この制御／データ線２３に代わって、プロセッ
サ１３とＰＥ間通信装置１４とが制御／データ線２６を
介して接続されている。
【０１２４】この第３実施形態のＰＥ１０では、プロセ
ッサ１３が、配列アドレス変換装置１５により生成され
たＰＥ番号およびＰＥ内主記憶アドレスを、配列アドレ
ス変換装置１５から読み出し、読み出されたＰＥ番号お
よびＰＥ内主記憶アドレスに基づき制御／データ線２６
を介して通信装置１４を起動し、通信装置１４によるア
クセス要求情報の送信を制御するようになっている。
ッサ１３が、配列アドレス変換装置１５により生成され
たＰＥ番号およびＰＥ内主記憶アドレスを、配列アドレ
ス変換装置１５から読み出し、読み出されたＰＥ番号お
よびＰＥ内主記憶アドレスに基づき制御／データ線２６
を介して通信装置１４を起動し、通信装置１４によるア
クセス要求情報の送信を制御するようになっている。
【０１２５】従って、第３実施形態では、ＰＥ１０にお
いて、通信装置１４の制御は、制御／データ線２６を介
してプロセッサ１３により直接的に行なわれ、制御／デ
ータ線２６を介して、ＰＥ番号およびＰＥ内主記憶アド
レスが通信装置１４に通知される。また、プロセッサ１
３と通信装置１４との間で、制御／データ線２６を介し
て他ＰＥ１０へのストアデータや他ＰＥ１０からのロー
ドデータのやり取りも行なわれる。
いて、通信装置１４の制御は、制御／データ線２６を介
してプロセッサ１３により直接的に行なわれ、制御／デ
ータ線２６を介して、ＰＥ番号およびＰＥ内主記憶アド
レスが通信装置１４に通知される。また、プロセッサ１
３と通信装置１４との間で、制御／データ線２６を介し
て他ＰＥ１０へのストアデータや他ＰＥ１０からのロー
ドデータのやり取りも行なわれる。
【０１２６】さらに、プロセッサ１３と配列アドレス変
換装置１５とを接続する制御／データ線２２は、配列デ
ータアクセス情報をプロセッサ１３のレジスタ１３ａか
ら配列アドレス変換装置１５のレジスタ群１５ａに書き
込む際と、配列アドレス変換装置１５により生成された
ＰＥ番号およびＰＥ内主記憶アドレスを配列アドレス変
換装置１５からプロセッサ１３に読み出す際に用いられ
る。
換装置１５とを接続する制御／データ線２２は、配列デ
ータアクセス情報をプロセッサ１３のレジスタ１３ａか
ら配列アドレス変換装置１５のレジスタ群１５ａに書き
込む際と、配列アドレス変換装置１５により生成された
ＰＥ番号およびＰＥ内主記憶アドレスを配列アドレス変
換装置１５からプロセッサ１３に読み出す際に用いられ
る。
【０１２７】（ｄ）第４実施形態の説明 図１３は本発明の第４実施形態としての分散記憶型並列
計算機を構成するプロセッサエレメント内の配列アドレ
ス変換装置の構成を示すブロック図、図１４（ａ），
（ｂ）はいずれも第４実施形態における交換器の動作を
説明するための図である。
計算機を構成するプロセッサエレメント内の配列アドレ
ス変換装置の構成を示すブロック図、図１４（ａ），
（ｂ）はいずれも第４実施形態における交換器の動作を
説明するための図である。
【０１２８】この図１３に示すように、第４実施形態に
おけるＰＥ１０内の配列アドレス変換装置１５も、図３
に示す第１実施形態のものとほぼ同様に構成されている
が、第４実施形態の配列アドレス変換装置１５では、ア
ドレス生成回路１５ｂのＰＥ番号およびＰＥ内主記憶ア
ドレスの出力線に、これらのＰＥ番号とＰＥ内主記憶ア
ドレスとを交換して出力する交換器１５ｃがそなえられ
ている。
おけるＰＥ１０内の配列アドレス変換装置１５も、図３
に示す第１実施形態のものとほぼ同様に構成されている
が、第４実施形態の配列アドレス変換装置１５では、ア
ドレス生成回路１５ｂのＰＥ番号およびＰＥ内主記憶ア
ドレスの出力線に、これらのＰＥ番号とＰＥ内主記憶ア
ドレスとを交換して出力する交換器１５ｃがそなえられ
ている。
【０１２９】つまり、交換器１５ｃは、制御／データ線
２２により通知される情報に基づいて、図１４（ａ）に
示す状態または図１４（ｂ）に示す状態のいずれか一方
に切り換えられるようになっている。ここで、図１４
（ａ）に示す状態は、アドレス生成回路１５ｂからのア
ドレスとＰＥ番号とをそのままＰＥ内主記憶アドレスお
よび宛先ＰＥ番号として出力する状態で、この状態で
は、ブロック分割の配列データに対してアクセスするた
めのアドレス生成が行なわれている。一方、図１４
（ｂ）に示す状態は、アドレス生成回路１５ｂからのア
ドレスとＰＥ番号とを交換しそれぞれ宛先ＰＥ番号およ
びＰＥ内主記憶アドレスとして出力する状態で、この状
態では、サイクリック分割の配列データに対してアクセ
スするためのアドレス生成が行なわれることになる。
２２により通知される情報に基づいて、図１４（ａ）に
示す状態または図１４（ｂ）に示す状態のいずれか一方
に切り換えられるようになっている。ここで、図１４
（ａ）に示す状態は、アドレス生成回路１５ｂからのア
ドレスとＰＥ番号とをそのままＰＥ内主記憶アドレスお
よび宛先ＰＥ番号として出力する状態で、この状態で
は、ブロック分割の配列データに対してアクセスするた
めのアドレス生成が行なわれている。一方、図１４
（ｂ）に示す状態は、アドレス生成回路１５ｂからのア
ドレスとＰＥ番号とを交換しそれぞれ宛先ＰＥ番号およ
びＰＥ内主記憶アドレスとして出力する状態で、この状
態では、サイクリック分割の配列データに対してアクセ
スするためのアドレス生成が行なわれることになる。
【０１３０】従って、ソフトウエアは、分割配列データ
をアクセスする命令フィールド中に配列データの分割手
法がブロック分割／サイクリック分割であるかを指定す
ることにより、もしくは、レジスタを用いてアクセス対
象の配列データがブロック分割／サイクリック分割であ
るかを指定することにより、配列アドレス変換装置１５
に通知する。
をアクセスする命令フィールド中に配列データの分割手
法がブロック分割／サイクリック分割であるかを指定す
ることにより、もしくは、レジスタを用いてアクセス対
象の配列データがブロック分割／サイクリック分割であ
るかを指定することにより、配列アドレス変換装置１５
に通知する。
【０１３１】そして、その通知結果に応じて配列アドレ
ス変換装置１５における交換器１５ｃの状態を図１４
（ａ），（ｂ）のいずれか一方に切り換えることで、配
列アドレス変換装置１５は、ブロック分割された配列デ
ータについてのアドレス変換とサイクリック分割された
配列データについてのアドレス変換との両者を極めて容
易に行なうことができる。
ス変換装置１５における交換器１５ｃの状態を図１４
（ａ），（ｂ）のいずれか一方に切り換えることで、配
列アドレス変換装置１５は、ブロック分割された配列デ
ータについてのアドレス変換とサイクリック分割された
配列データについてのアドレス変換との両者を極めて容
易に行なうことができる。
【０１３２】（ｅ）第５実施形態の説明 図１５は本発明の第５実施形態としての分散記憶型並列
計算機におけるプロセッサエレメントの構成を示すブロ
ック図、図１６は第５実施形態における配列アドレス変
換装置の構成を示すブロック図である。図１５に示すよ
うに、第５実施形態の分散記憶型並列計算機におけるＰ
Ｅ１０も、図２に示した第１実施形態のものとほぼ同様
に構成されているが、第５実施形態の分散記憶型並列計
算機におけるＰＥ１０では、配列アドレス変換装置１５
と主記憶装置１２とが制御／データ線２７を介して接続
されている。この制御／データ線２７は、後述するごと
く、アクセス宛先ＰＥが自ＰＥである場合に、配列アド
レス変換装置１５と主記憶装置１２との間で、主記憶装
置１２に対する主記憶アドレスと主記憶装置１２へのス
トアデータもしくは主記憶装置１２からのロードデータ
とアクナレジとのやり取りを行なうためのものである
（図１６参照）。
計算機におけるプロセッサエレメントの構成を示すブロ
ック図、図１６は第５実施形態における配列アドレス変
換装置の構成を示すブロック図である。図１５に示すよ
うに、第５実施形態の分散記憶型並列計算機におけるＰ
Ｅ１０も、図２に示した第１実施形態のものとほぼ同様
に構成されているが、第５実施形態の分散記憶型並列計
算機におけるＰＥ１０では、配列アドレス変換装置１５
と主記憶装置１２とが制御／データ線２７を介して接続
されている。この制御／データ線２７は、後述するごと
く、アクセス宛先ＰＥが自ＰＥである場合に、配列アド
レス変換装置１５と主記憶装置１２との間で、主記憶装
置１２に対する主記憶アドレスと主記憶装置１２へのス
トアデータもしくは主記憶装置１２からのロードデータ
とアクナレジとのやり取りを行なうためのものである
（図１６参照）。
【０１３３】また、図１６に示すように、第５実施形態
におけるＰＥ１０内の配列アドレス変換装置１５も、図
３に示す第１実施形態のものとほぼ同様に構成されてい
るが、第５実施形態の配列アドレス変換装置１５では、
レジスタ群１５ａおよびアドレス生成回路１５ｂのほか
に比較器１５ｄおよび分配器１５ｅがそなえられてい
る。
におけるＰＥ１０内の配列アドレス変換装置１５も、図
３に示す第１実施形態のものとほぼ同様に構成されてい
るが、第５実施形態の配列アドレス変換装置１５では、
レジスタ群１５ａおよびアドレス生成回路１５ｂのほか
に比較器１５ｄおよび分配器１５ｅがそなえられてい
る。
【０１３４】比較器１５ｄは、アドレス生成回路１５ｂ
により生成されたＰＥ番号とレジスタ１６からの自ＰＥ
番号とを比較するものであり、配分器１５ｅは、比較器
１５ｄによる比較結果に応じて制御／データ線２３，２
７のいずれか一方のみをアクティブにするものである。
つまり、配分器１５ｅは、比較器１５ｄによる比較結果
が一致であれば制御／データ線２７をアクティブに切り
換え、配列アドレス変換装置１５と主記憶装置１２とを
接続する一方、比較器１５ｄによる比較結果が不一致で
あれば制御／データ線２３をアクティブに切り換え、配
列アドレス変換装置１５とＰＥ間通信装置１４とを接続
するようになっている。
により生成されたＰＥ番号とレジスタ１６からの自ＰＥ
番号とを比較するものであり、配分器１５ｅは、比較器
１５ｄによる比較結果に応じて制御／データ線２３，２
７のいずれか一方のみをアクティブにするものである。
つまり、配分器１５ｅは、比較器１５ｄによる比較結果
が一致であれば制御／データ線２７をアクティブに切り
換え、配列アドレス変換装置１５と主記憶装置１２とを
接続する一方、比較器１５ｄによる比較結果が不一致で
あれば制御／データ線２３をアクティブに切り換え、配
列アドレス変換装置１５とＰＥ間通信装置１４とを接続
するようになっている。
【０１３５】次に、上述のごとく構成された第５実施形
態の基本的な動作について説明する。なお、比較器１５
ｄによる比較結果が不一致で配列アドレス変換装置１５
とＰＥ間通信装置１４とが制御／データ線２３を介して
接続された場合の動作は、第１実施形態において説明し
た動作と全く同じであるので、比較器１５ｄによる比較
結果が一致で配列アドレス変換装置１５と主記憶装置１
２とが制御／データ線２７を介して接続された場合の動
作について特に着目して説明する。また、ここでは、一
命令一配列要素アクセスの場合のみについて説明する
が、第１実施形態において前述した機能をそなえること
で、第５実施形態における配列アドレス変換装置１５
も、同様に一命令多配列要素アクセスに適用されること
はいうまでもない。
態の基本的な動作について説明する。なお、比較器１５
ｄによる比較結果が不一致で配列アドレス変換装置１５
とＰＥ間通信装置１４とが制御／データ線２３を介して
接続された場合の動作は、第１実施形態において説明し
た動作と全く同じであるので、比較器１５ｄによる比較
結果が一致で配列アドレス変換装置１５と主記憶装置１
２とが制御／データ線２７を介して接続された場合の動
作について特に着目して説明する。また、ここでは、一
命令一配列要素アクセスの場合のみについて説明する
が、第１実施形態において前述した機能をそなえること
で、第５実施形態における配列アドレス変換装置１５
も、同様に一命令多配列要素アクセスに適用されること
はいうまでもない。
【０１３６】（e1）ストアアクセス 配列アドレス変換装置１５を利用するストア命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。同時に、プ
ロセッサ１３は、プロセッサ１３内のレジスタ１３ａか
らストアデータを読み出し、制御／データ線２２を通じ
て配列アドレス変換装置１５に送る。
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。同時に、プ
ロセッサ１３は、プロセッサ１３内のレジスタ１３ａか
らストアデータを読み出し、制御／データ線２２を通じ
て配列アドレス変換装置１５に送る。
【０１３７】配列データアクセス命令を受けた配列アド
レス変換装置１５は、動作を開始して、配列アドレス変
換装置１５内のレジスタ群１５ａに設定された値を用い
て宛先ＰＥ番号およびＰＥ内主記憶アドレスを生成す
る。配列アドレス変換装置１５は、生成したＰＥ番号と
レジスタ１６からの自ＰＥ番号とを比較器１５ｄにより
比較して一致を検出すると、生成したＰＥ内主記憶アド
レスとレジスタ１３ａからのストアデータとを組にし、
配分器１５ｅから制御／データ線２７を通じて主記憶装
置１２に書込要求を送る。
レス変換装置１５は、動作を開始して、配列アドレス変
換装置１５内のレジスタ群１５ａに設定された値を用い
て宛先ＰＥ番号およびＰＥ内主記憶アドレスを生成す
る。配列アドレス変換装置１５は、生成したＰＥ番号と
レジスタ１６からの自ＰＥ番号とを比較器１５ｄにより
比較して一致を検出すると、生成したＰＥ内主記憶アド
レスとレジスタ１３ａからのストアデータとを組にし、
配分器１５ｅから制御／データ線２７を通じて主記憶装
置１２に書込要求を送る。
【０１３８】そして、配列アドレス変換装置１５が、制
御／データ線２７を通じて主記憶装置１２から書込完了
のアクナレジを受け取ると、プロセッサ１３にアクナレ
ジを報告する。比較器１５ｄによる比較結果が不一致で
あった場合には、第１実施形態で前述した例と全く同様
にして、他ＰＥ１０内の主記憶装置１２に対するストア
アクセスが行なわれる。
御／データ線２７を通じて主記憶装置１２から書込完了
のアクナレジを受け取ると、プロセッサ１３にアクナレ
ジを報告する。比較器１５ｄによる比較結果が不一致で
あった場合には、第１実施形態で前述した例と全く同様
にして、他ＰＥ１０内の主記憶装置１２に対するストア
アクセスが行なわれる。
【０１３９】（e1）ロードアクセス 配列アドレス変換装置１５を利用するロード命令をプロ
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。配列データ
アクセス命令を受けた配列アドレス変換装置１５は、動
作を開始して、配列アドレス変換装置１５内のレジスタ
群１５ａに設定された値を用いて宛先ＰＥ番号およびＰ
Ｅ内主記憶アドレスを生成する。
セッサ１３が実行すると、プロセッサ１３は、配列アド
レス変換装置１５を起動する配列データアクセス命令
を、制御／データ線２２を通じて発行する。配列データ
アクセス命令を受けた配列アドレス変換装置１５は、動
作を開始して、配列アドレス変換装置１５内のレジスタ
群１５ａに設定された値を用いて宛先ＰＥ番号およびＰ
Ｅ内主記憶アドレスを生成する。
【０１４０】配列アドレス変換装置１５は、生成したＰ
Ｅ番号とレジスタ１６からの自ＰＥ番号とを比較器１５
ｄにより比較して一致を検出すると、生成したＰＥ内主
記憶アドレスを用い、配分器１５ｅから制御／データ線
２７を通じて主記憶装置１２に読み出し要求を送る。そ
して、配列アドレス変換装置１５が制御／データ線２７
を通じて主記憶装置１２から読み出したロードデータ
は、プロセッサ１３に送られ、このプロセッサ１３内の
レジスタ１３ａに書き込まれる。
Ｅ番号とレジスタ１６からの自ＰＥ番号とを比較器１５
ｄにより比較して一致を検出すると、生成したＰＥ内主
記憶アドレスを用い、配分器１５ｅから制御／データ線
２７を通じて主記憶装置１２に読み出し要求を送る。そ
して、配列アドレス変換装置１５が制御／データ線２７
を通じて主記憶装置１２から読み出したロードデータ
は、プロセッサ１３に送られ、このプロセッサ１３内の
レジスタ１３ａに書き込まれる。
【０１４１】比較器１５ｄによる比較結果が不一致であ
った場合には、第１実施形態で前述した例と全く同様に
して、他ＰＥ１０内の主記憶装置１２に対するロードア
クセスが行なわれる。第１実施形態では、宛先ＰＥが自
ＰＥであるか否かはＰＥ間通信装置１４において判断さ
れ、宛先ＰＥが自ＰＥである場合には、そのアクセス要
求が配列アドレス変換装置１５を経由しプロセッサ１３
に戻されてから、そのアクセス要求に応じた処理が行な
われているが、本発明の第５実施形態では、配列アドレ
ス変換装置１５内の比較器１５ｄによりアクセス宛先Ｐ
Ｅが自ＰＥであるか否かが判断され、宛先ＰＥが自ＰＥ
である場合には、そのアクセス要求が、配列アドレス変
換装置１５から直接的に自ＰＥ１０内の主記憶装置１２
に送られるので、自ＰＥ宛のアクセスを効率良く行なう
ことができる。
った場合には、第１実施形態で前述した例と全く同様に
して、他ＰＥ１０内の主記憶装置１２に対するロードア
クセスが行なわれる。第１実施形態では、宛先ＰＥが自
ＰＥであるか否かはＰＥ間通信装置１４において判断さ
れ、宛先ＰＥが自ＰＥである場合には、そのアクセス要
求が配列アドレス変換装置１５を経由しプロセッサ１３
に戻されてから、そのアクセス要求に応じた処理が行な
われているが、本発明の第５実施形態では、配列アドレ
ス変換装置１５内の比較器１５ｄによりアクセス宛先Ｐ
Ｅが自ＰＥであるか否かが判断され、宛先ＰＥが自ＰＥ
である場合には、そのアクセス要求が、配列アドレス変
換装置１５から直接的に自ＰＥ１０内の主記憶装置１２
に送られるので、自ＰＥ宛のアクセスを効率良く行なう
ことができる。
【０１４２】（ｆ）第６実施形態の説明 図１７は本発明の第６実施形態としての分散記憶型並列
計算機におけるプロセッサエレメントの構成を示すブロ
ック図、図１８は第６実施形態における配列アドレス変
換装置の詳細構成を示すブロック図である。図１７に示
すように、第６実施形態の分散記憶型並列計算機におけ
るＰＥ１０も、図２に示した第１実施形態のものとほぼ
同様に構成され、さらに、第６実施形態の分散記憶型並
列計算機における配列アドレス変換装置１５′も前述し
た配列アドレス変換装置１５とほぼ同様の機能を有する
ものである。
計算機におけるプロセッサエレメントの構成を示すブロ
ック図、図１８は第６実施形態における配列アドレス変
換装置の詳細構成を示すブロック図である。図１７に示
すように、第６実施形態の分散記憶型並列計算機におけ
るＰＥ１０も、図２に示した第１実施形態のものとほぼ
同様に構成され、さらに、第６実施形態の分散記憶型並
列計算機における配列アドレス変換装置１５′も前述し
た配列アドレス変換装置１５とほぼ同様の機能を有する
ものである。
【０１４３】この第６実施形態における配列アドレス変
換装置１５′は、図１８にて後述するごとく構成されて
おり、レジスタ群１５ａに設定された配列データ分割情
報および配列データアクセス情報に対して所定の四則演
算処理を施すことによりアクセス対象であるストライド
要素群についてのＰＥ番号およびＰＥ内主記憶アドレス
を生成するアドレス生成回路（演算回路；詳細構成は図
１８に図示）としての機能を有している。
換装置１５′は、図１８にて後述するごとく構成されて
おり、レジスタ群１５ａに設定された配列データ分割情
報および配列データアクセス情報に対して所定の四則演
算処理を施すことによりアクセス対象であるストライド
要素群についてのＰＥ番号およびＰＥ内主記憶アドレス
を生成するアドレス生成回路（演算回路；詳細構成は図
１８に図示）としての機能を有している。
【０１４４】さらに、第６実施形態では、アクセス要求
情報（ストア要求，ロード要求）が、アクセス要求元Ｐ
Ｅ１０の主記憶装置１２上におけるアクセス対象アドレ
ス情報を含み、配列アドレス変換装置１５′内のレジス
タ群１５ａが、アクセス対象アドレス情報（後述する
“TBA", “TSTRD"）を保持するレジスタ（図１８のレジ
スタ４０Ｈ，４０Ｉ参照）を含んでいる。そして、配列
アドレス変換装置１５を構成する演算回路（アドレス生
成回路）は、レジスタ群１５ａに保持される各種情報に
基づいて、主記憶装置１２から読み出すべきデータもし
くは主記憶装置１２へ書き込むべきデータの、アクセス
要求元ＰＥ１０での主記憶アドレスを生成する機能も有
している。
情報（ストア要求，ロード要求）が、アクセス要求元Ｐ
Ｅ１０の主記憶装置１２上におけるアクセス対象アドレ
ス情報を含み、配列アドレス変換装置１５′内のレジス
タ群１５ａが、アクセス対象アドレス情報（後述する
“TBA", “TSTRD"）を保持するレジスタ（図１８のレジ
スタ４０Ｈ，４０Ｉ参照）を含んでいる。そして、配列
アドレス変換装置１５を構成する演算回路（アドレス生
成回路）は、レジスタ群１５ａに保持される各種情報に
基づいて、主記憶装置１２から読み出すべきデータもし
くは主記憶装置１２へ書き込むべきデータの、アクセス
要求元ＰＥ１０での主記憶アドレスを生成する機能も有
している。
【０１４５】そして、配列アドレス変換装置１５′を有
する第６実施形態のＰＥ１０は、少なくとも配列アドレ
ス変換装置１５′により生成されたＰＥ番号およびＰＥ
内主記憶アドレスのほかに配列要素間ストライドおよび
ストライド要素群の要素数を含むパケット形式情報を、
アクセス要求情報（ストア要求もしくはロード要求）と
して、ＰＥ間通信装置１４により送信するようになって
いる。
する第６実施形態のＰＥ１０は、少なくとも配列アドレ
ス変換装置１５′により生成されたＰＥ番号およびＰＥ
内主記憶アドレスのほかに配列要素間ストライドおよび
ストライド要素群の要素数を含むパケット形式情報を、
アクセス要求情報（ストア要求もしくはロード要求）と
して、ＰＥ間通信装置１４により送信するようになって
いる。
【０１４６】このため、第６実施形態では、配列アドレ
ス変換装置１５′と主記憶装置１２とが制御／データ線
２８を介して接続されている。配列アドレス変換装置１
５′により生成されたＰＥ番号およびＰＥ内主記憶アド
レスや配列要素間ストライドおよびストライド要素群の
要素数など、アクセス要求情報として必要なデータを含
むパケット（パケット形式情報）が、配列アドレス変換
装置１５′から制御／データ線２８を通じて主記憶装置
１２に転送されて書き込まれて、主記憶装置１２上で生
成されるようになっている。
ス変換装置１５′と主記憶装置１２とが制御／データ線
２８を介して接続されている。配列アドレス変換装置１
５′により生成されたＰＥ番号およびＰＥ内主記憶アド
レスや配列要素間ストライドおよびストライド要素群の
要素数など、アクセス要求情報として必要なデータを含
むパケット（パケット形式情報）が、配列アドレス変換
装置１５′から制御／データ線２８を通じて主記憶装置
１２に転送されて書き込まれて、主記憶装置１２上で生
成されるようになっている。
【０１４７】また、ＰＥ間通信装置１４は、第３実施形
態で説明したものと同様にプロセッサ１３から制御／デ
ータ線２６を介して制御されるほか、制御／データ線２
９を介して主記憶装置１２に接続されている。ＰＥ間通
信装置１４は、プロセッサ１３により起動されると、主
記憶装置１２上から制御／データ線２９を通じてアクセ
ス要求情報（ストア要求，ロード要求）を読み出し、他
ＰＥ１０へのパケット送信処理を行なう。制御／データ
線２９は、ＰＥ間通信装置１４と主記憶装置１２との間
で、他ＰＥ１０へのストアデータを主記憶装置１２から
通信装置１４へ読み出したり、他ＰＥ１０からのロード
データを通信装置１４から主記憶装置１２へ書き込むた
めにも用いられる。
態で説明したものと同様にプロセッサ１３から制御／デ
ータ線２６を介して制御されるほか、制御／データ線２
９を介して主記憶装置１２に接続されている。ＰＥ間通
信装置１４は、プロセッサ１３により起動されると、主
記憶装置１２上から制御／データ線２９を通じてアクセ
ス要求情報（ストア要求，ロード要求）を読み出し、他
ＰＥ１０へのパケット送信処理を行なう。制御／データ
線２９は、ＰＥ間通信装置１４と主記憶装置１２との間
で、他ＰＥ１０へのストアデータを主記憶装置１２から
通信装置１４へ読み出したり、他ＰＥ１０からのロード
データを通信装置１４から主記憶装置１２へ書き込むた
めにも用いられる。
【０１４８】さて、第６実施形態における配列アドレス
変換装置１５′では、図１８に示すように、レジスタ群
１５ａとしてレジスタ４０Ａ〜４０Ｎ，４０Ｐがそなえ
られている。レジスタ群１５のうちレジスタ４０Ａ〜４
０Ｇは、前記レジスタ１５Ａ〜１５Ｇとほぼ同様に、そ
れぞれ、アクセスベースアドレス（配列片アドレス）
“BA”，アクセス開始オフセット（添字オフセット）
“OFST" ，ブロック単位の幅“WIDTH"，アクセス開始Ｐ
Ｅ番号“PE”，ＰＥ番号増分値"INC PE”，アクセスの
ストライド“STRD”，アクセスするデータの個数（アク
セス対象のストライド要素群の要素数）“VL(Vector Le
ngth) ”を保持するものである。
変換装置１５′では、図１８に示すように、レジスタ群
１５ａとしてレジスタ４０Ａ〜４０Ｎ，４０Ｐがそなえ
られている。レジスタ群１５のうちレジスタ４０Ａ〜４
０Ｇは、前記レジスタ１５Ａ〜１５Ｇとほぼ同様に、そ
れぞれ、アクセスベースアドレス（配列片アドレス）
“BA”，アクセス開始オフセット（添字オフセット）
“OFST" ，ブロック単位の幅“WIDTH"，アクセス開始Ｐ
Ｅ番号“PE”，ＰＥ番号増分値"INC PE”，アクセスの
ストライド“STRD”，アクセスするデータの個数（アク
セス対象のストライド要素群の要素数）“VL(Vector Le
ngth) ”を保持するものである。
【０１４９】また、レジスタ４０Ｈは、自ＰＥ（アクセ
ス要求元ＰＥ）１０内の主記憶装置１２でのアクセス対
象データ（ストアデータまたはロードデータ）を格納す
べき領域のベースアドレス“TBA(Transfer buffer Base
Address)"をアクセス対象アドレス情報として保持する
ものであり、レジスタ４０Ｉは、自ＰＥ（アクセス要求
元ＰＥ）１０内の主記憶装置１２でのアクセス対象デー
タ（ストアデータまたはロードデータ）の格納間隔を示
すストライド“TSTRD"をアクセス対象アドレス情報とし
て保持するものである。
ス要求元ＰＥ）１０内の主記憶装置１２でのアクセス対
象データ（ストアデータまたはロードデータ）を格納す
べき領域のベースアドレス“TBA(Transfer buffer Base
Address)"をアクセス対象アドレス情報として保持する
ものであり、レジスタ４０Ｉは、自ＰＥ（アクセス要求
元ＰＥ）１０内の主記憶装置１２でのアクセス対象デー
タ（ストアデータまたはロードデータ）の格納間隔を示
すストライド“TSTRD"をアクセス対象アドレス情報とし
て保持するものである。
【０１５０】レジスタ４０Ｊは、配列アドレス変換装置
１５′での処理過程に生成されるデータ“TMP"を一時的
に保持するものであり、レジスタ４０Ｋは、減算（除
算）処理時に用いられるシフト回路４４Ａ，４４Ｂのシ
フト量“ｉ”を保持するものである。レジスタ４０Ｌ〜
４０Ｎ，４０Ｑは、いずれも配列アドレス変換装置１
５′により生成されたデータをアクセス要求情報として
保持するもので、レジスタ４０Ｌは、通信先ＰＥ番号
“PE TMP"を保持し、レジスタ４０Ｍは、通信先ＰＥ内
主記憶アドレス“OFST TMP"を保持し、レジスタ４０Ｎ
は、アクセス要求元主記憶アドレス"TBA TMP"を保持
し、レジスタ４０Ｑは、本アクセスで取り扱われる要素
数“PEVL”を保持するものである。
１５′での処理過程に生成されるデータ“TMP"を一時的
に保持するものであり、レジスタ４０Ｋは、減算（除
算）処理時に用いられるシフト回路４４Ａ，４４Ｂのシ
フト量“ｉ”を保持するものである。レジスタ４０Ｌ〜
４０Ｎ，４０Ｑは、いずれも配列アドレス変換装置１
５′により生成されたデータをアクセス要求情報として
保持するもので、レジスタ４０Ｌは、通信先ＰＥ番号
“PE TMP"を保持し、レジスタ４０Ｍは、通信先ＰＥ内
主記憶アドレス“OFST TMP"を保持し、レジスタ４０Ｎ
は、アクセス要求元主記憶アドレス"TBA TMP"を保持
し、レジスタ４０Ｑは、本アクセスで取り扱われる要素
数“PEVL”を保持するものである。
【０１５１】そして、第６実施形態の配列アドレス変換
装置１５′には、レジスタ４０Ａ〜４０Ｎ，４０Ｐから
なるレジスタ群１５ａのほかに、２入力加減算器４１，
制御回路４２，セレクタ４３Ａ〜４３Ｇ，シフト回路４
４Ａ，４４Ｂ，０判定回路４５，０未満判定回路４６，
ＯＲゲート４７からなるアドレス生成回路（演算回路）
がそなえられている。
装置１５′には、レジスタ４０Ａ〜４０Ｎ，４０Ｐから
なるレジスタ群１５ａのほかに、２入力加減算器４１，
制御回路４２，セレクタ４３Ａ〜４３Ｇ，シフト回路４
４Ａ，４４Ｂ，０判定回路４５，０未満判定回路４６，
ＯＲゲート４７からなるアドレス生成回路（演算回路）
がそなえられている。
【０１５２】ここで、２入力加減算器４１は、セレクタ
４３Ａ，４３Ｂによりそれぞれ選択された２つのデータ
に対して加算処理もしくは減算処理を施すものであり、
制御回路４２は、２入力加減算器４１からの“carry"信
号，“borrow”信号や、０判定回路４５，０未満判定回
路４６からの判定結果に基づいて、２入力加減算器４２
の加算動作もしくは減算動作を切換制御するほか、セレ
クタ４３Ａ〜４３Ｇの切換動作を適宜制御するためのも
のである。
４３Ａ，４３Ｂによりそれぞれ選択された２つのデータ
に対して加算処理もしくは減算処理を施すものであり、
制御回路４２は、２入力加減算器４１からの“carry"信
号，“borrow”信号や、０判定回路４５，０未満判定回
路４６からの判定結果に基づいて、２入力加減算器４２
の加算動作もしくは減算動作を切換制御するほか、セレ
クタ４３Ａ〜４３Ｇの切換動作を適宜制御するためのも
のである。
【０１５３】セレクタ４３Ａは、レジスタ４０Ａ，４０
Ｊ，４０Ｄ，４０Ｈ，４０Ｂ，４０Ｇに保持されるデー
タのいずれか一つを選択して２入力加減算器４２の一方
の入力端子へ出力するものであり、セレクタ４３Ｂは、
レジスタ４０Ｂ，４０Ｃ，４０Ｅ，４０Ｑに保持される
データもしくはシフト回路４４Ａからの出力のいずれか
一つを選択して２入力加減算器４２の他方の入力端子へ
出力するものである。
Ｊ，４０Ｄ，４０Ｈ，４０Ｂ，４０Ｇに保持されるデー
タのいずれか一つを選択して２入力加減算器４２の一方
の入力端子へ出力するものであり、セレクタ４３Ｂは、
レジスタ４０Ｂ，４０Ｃ，４０Ｅ，４０Ｑに保持される
データもしくはシフト回路４４Ａからの出力のいずれか
一つを選択して２入力加減算器４２の他方の入力端子へ
出力するものである。
【０１５４】セレクタ４３Ｃは、レジスタ４０のデータ
もしくは２入力加減算器４２からの出力のいずれか一方
を選択し、データ“TMP"としてレジスタ４０Ｊに書き込
むものであり、セレクタ４３Ｄは、レジスタ４０Ｊのデ
ータもしくは２入力加減算器４２からの出力のいずれか
一方を選択し、データ“OFST”としてレジスタ４０Ｂに
書き込むものである。
もしくは２入力加減算器４２からの出力のいずれか一方
を選択し、データ“TMP"としてレジスタ４０Ｊに書き込
むものであり、セレクタ４３Ｄは、レジスタ４０Ｊのデ
ータもしくは２入力加減算器４２からの出力のいずれか
一方を選択し、データ“OFST”としてレジスタ４０Ｂに
書き込むものである。
【０１５５】また、セレクタ４３Ｅは、レジスタ４０Ｆ
または４０Ｉに保持されるデータのいずれか一方を選択
しシフト回路４４Ａへ出力するものであり、セレクタ４
３Ｆは、レジスタ４０Ｋのデータと“０”とのいずれか
一方を選択してシフト量としてシフト回路４４Ａに与え
るものであり、セレクタ４３Ｇは、２入力加減算器４１
からの出力とＯＲゲート４７からの出力とのいずれか一
方を選択し、データ“PEVL”としてレジスタ４０Ｑに書
き込むものである。
または４０Ｉに保持されるデータのいずれか一方を選択
しシフト回路４４Ａへ出力するものであり、セレクタ４
３Ｆは、レジスタ４０Ｋのデータと“０”とのいずれか
一方を選択してシフト量としてシフト回路４４Ａに与え
るものであり、セレクタ４３Ｇは、２入力加減算器４１
からの出力とＯＲゲート４７からの出力とのいずれか一
方を選択し、データ“PEVL”としてレジスタ４０Ｑに書
き込むものである。
【０１５６】さらに、０判定回路４５は、レジスタ４０
Ｇに保持されるデータ“VL”が０になったか否かを判定
するものであり、０未満判定回路４６は、レジスタ４０
Ｇに保持されるデータ“VL”が０未満になったか否かを
判定するものであり、ＯＲゲート４７は、シフト回路４
４Ｂからの出力と２入力加減算演算器からの出力との論
理和を算出して出力するものである。
Ｇに保持されるデータ“VL”が０になったか否かを判定
するものであり、０未満判定回路４６は、レジスタ４０
Ｇに保持されるデータ“VL”が０未満になったか否かを
判定するものであり、ＯＲゲート４７は、シフト回路４
４Ｂからの出力と２入力加減算演算器からの出力との論
理和を算出して出力するものである。
【０１５７】上述のごとく構成される配列アドレス変換
装置１５′では、制御回路４２により、２入力加減算器
４１の加算動作もしくは減算動作やセレクタ４３Ａ〜４
３Ｇの選択動作を切換制御し、セレクタ４３Ａ，４３Ｂ
により適当なデータを選択して２入力加減算器４２に入
力し、２入力加減算器４２による加算処理もしくは減算
処理を行なうことで、時分割で、ＰＥ番号“PE TMP"，
ＰＥ内主記憶アドレス“OFST TMP"，アクセス要求元Ｐ
Ｅ内主記憶アドレス"TBA TMP"等が算出されるようにな
っている。
装置１５′では、制御回路４２により、２入力加減算器
４１の加算動作もしくは減算動作やセレクタ４３Ａ〜４
３Ｇの選択動作を切換制御し、セレクタ４３Ａ，４３Ｂ
により適当なデータを選択して２入力加減算器４２に入
力し、２入力加減算器４２による加算処理もしくは減算
処理を行なうことで、時分割で、ＰＥ番号“PE TMP"，
ＰＥ内主記憶アドレス“OFST TMP"，アクセス要求元Ｐ
Ｅ内主記憶アドレス"TBA TMP"等が算出されるようにな
っている。
【０１５８】このような配列アドレス変換装置１５′に
おける制御回路４２の動作を、ステートマシン形式＋Ｃ
言語形式で表現すると次のようになる。このステートマ
シンは、前述した通り、アクセス要求元ＰＥ内主記憶ア
ドレスも同時に生成するものである。 Ｓ０：if (vl＞０) goto S1 goto S0 Ｓ１：ofst tmp = ba + ofst; pe tmp = pe; pevl = 0; tba tmp = tba; i = 7; goto S2; Ｓ２：tmp = ofst + (strd << i); goto S3; Ｓ３：if (tmp <= width) then pevl = pevl ｜ (1 << i); ofst = tmp; goto S4; endif if (i > 0) then i = i - 1; goto S3; endif goto S5; Ｓ４：tba = tba + (tstrd << 1); if (i > 0) then i = i - 1; goto S3; endif goto S5; Ｓ５：ofst = ofst + strd; goto S6; Ｓ６：ofst = ofst - width; if (ofst >= 0) goto S7; goto S8; Ｓ７：pe = pe +inc pe; goto S6; Ｓ８：ofst = ofst + width goto S9; Ｓ９：pevl = pevl + 1; goto S10; Ｓ１０：vl = vl - pevl; if (vl < 0) goto S11; goto S12; Ｓ１１：pevl = pevl + vl; goto S12; Ｓ１２：tba = tba + tstrd; goto S13; Ｓ１３：store packet (pe tmp,ofst tmp, strd, pevl, tba tmp, tstrd) goto S0; 以上の動作により、アクセス要求元ＰＥ１０からは、通
信先ＰＥ番号“pe tmp"，通信先ＰＥ内主記憶アドレス
“ofst tmp"，通信先ＰＥ内アクセスストライド“str
d”，要素数“pevl”，アクセス要求元ＰＥ内主記憶ア
ドレス"tba tmp"，アクセス要求元ＰＥ内アクセススト
ライド“tstrd"が、アクセス要求情報としてパケット化
されて、通信先ＰＥ１０へ送信される。
おける制御回路４２の動作を、ステートマシン形式＋Ｃ
言語形式で表現すると次のようになる。このステートマ
シンは、前述した通り、アクセス要求元ＰＥ内主記憶ア
ドレスも同時に生成するものである。 Ｓ０：if (vl＞０) goto S1 goto S0 Ｓ１：ofst tmp = ba + ofst; pe tmp = pe; pevl = 0; tba tmp = tba; i = 7; goto S2; Ｓ２：tmp = ofst + (strd << i); goto S3; Ｓ３：if (tmp <= width) then pevl = pevl ｜ (1 << i); ofst = tmp; goto S4; endif if (i > 0) then i = i - 1; goto S3; endif goto S5; Ｓ４：tba = tba + (tstrd << 1); if (i > 0) then i = i - 1; goto S3; endif goto S5; Ｓ５：ofst = ofst + strd; goto S6; Ｓ６：ofst = ofst - width; if (ofst >= 0) goto S7; goto S8; Ｓ７：pe = pe +inc pe; goto S6; Ｓ８：ofst = ofst + width goto S9; Ｓ９：pevl = pevl + 1; goto S10; Ｓ１０：vl = vl - pevl; if (vl < 0) goto S11; goto S12; Ｓ１１：pevl = pevl + vl; goto S12; Ｓ１２：tba = tba + tstrd; goto S13; Ｓ１３：store packet (pe tmp,ofst tmp, strd, pevl, tba tmp, tstrd) goto S0; 以上の動作により、アクセス要求元ＰＥ１０からは、通
信先ＰＥ番号“pe tmp"，通信先ＰＥ内主記憶アドレス
“ofst tmp"，通信先ＰＥ内アクセスストライド“str
d”，要素数“pevl”，アクセス要求元ＰＥ内主記憶ア
ドレス"tba tmp"，アクセス要求元ＰＥ内アクセススト
ライド“tstrd"が、アクセス要求情報としてパケット化
されて、通信先ＰＥ１０へ送信される。
【０１５９】そして、このようなアクセス要求情報は、
以下のような転送処理を引き起こすことになる。 （f1）リード動作の場合（ロードアクセス） ｉ＝０〜（pevl-1) について、通信先ＰＥ番号“pe tm
p"で指し示されるＰＥ１０内の主記憶装置１２から、ア
ドレス＝〔“ofst tmp ”＋“strd”×ｉ〕におけるデ
ータが読み出され、その読出データが、アクセス要求元
ＰＥ１０内の主記憶装置１２における、アドレス＝〔"t
ba tmp"＋“tstrd"×ｉ〕の領域に書き込まれる。
以下のような転送処理を引き起こすことになる。 （f1）リード動作の場合（ロードアクセス） ｉ＝０〜（pevl-1) について、通信先ＰＥ番号“pe tm
p"で指し示されるＰＥ１０内の主記憶装置１２から、ア
ドレス＝〔“ofst tmp ”＋“strd”×ｉ〕におけるデ
ータが読み出され、その読出データが、アクセス要求元
ＰＥ１０内の主記憶装置１２における、アドレス＝〔"t
ba tmp"＋“tstrd"×ｉ〕の領域に書き込まれる。
【０１６０】（f2）ライト動作の場合（ストアアクセ
ス） ｉ＝０〜（pevl-1) について、アクセス要求元ＰＥ１０
内の主記憶装置１２から、アドレス＝〔"tba tmp"＋
“tstrd"×ｉ〕におけるデータが読み出され、その読出
データが、通信先ＰＥ番号“pe tmp”で指し示されるＰ
Ｅ１０内の主記憶装置１２における、アドレス＝〔“of
st tmp”＋“strd”×ｉ〕の領域に書き込まれる。
ス） ｉ＝０〜（pevl-1) について、アクセス要求元ＰＥ１０
内の主記憶装置１２から、アドレス＝〔"tba tmp"＋
“tstrd"×ｉ〕におけるデータが読み出され、その読出
データが、通信先ＰＥ番号“pe tmp”で指し示されるＰ
Ｅ１０内の主記憶装置１２における、アドレス＝〔“of
st tmp”＋“strd”×ｉ〕の領域に書き込まれる。
【０１６１】このように、本発明の第６実施形態によれ
ば、プロセッサ１３から一命令で多配列要素に対するア
クセスを行なう場合、アクセス対象配列要素群の各配列
要素毎に、配列アドレス変換装置１５′によりＰＥ番号
およびＰＥ内主記憶アドレスを生成して通信装置１４に
よる通信処理を行なう必要はなく、通信先ＰＥ１０に対
して送信されるべきアクセス要求情報を一まとめにして
パケット形式で送信することができる。
ば、プロセッサ１３から一命令で多配列要素に対するア
クセスを行なう場合、アクセス対象配列要素群の各配列
要素毎に、配列アドレス変換装置１５′によりＰＥ番号
およびＰＥ内主記憶アドレスを生成して通信装置１４に
よる通信処理を行なう必要はなく、通信先ＰＥ１０に対
して送信されるべきアクセス要求情報を一まとめにして
パケット形式で送信することができる。
【０１６２】なお、この第６実施形態の並列計算機がＰ
Ｅ番号およびＰＥ内主記憶アドレスに仮想アドレスモー
ドをもつ場合、前述した第２実施形態と同様、配列アド
レス変換装置１５の出力をアドレス変換する必要があ
り、この仮想アドレスモードに対応すべく、ＰＥ間通信
装置１４に、ＰＥ番号変換装置１４ａとＰＥ内アドレス
変換装置１４ｂとをそなえる。
Ｅ番号およびＰＥ内主記憶アドレスに仮想アドレスモー
ドをもつ場合、前述した第２実施形態と同様、配列アド
レス変換装置１５の出力をアドレス変換する必要があ
り、この仮想アドレスモードに対応すべく、ＰＥ間通信
装置１４に、ＰＥ番号変換装置１４ａとＰＥ内アドレス
変換装置１４ｂとをそなえる。
【０１６３】（ｇ）第７実施形態の説明 図１９は本発明の第７実施形態としての分散記憶型並列
計算機におけるプロセッサエレメントの構成を示すブロ
ック図であり、この図１９に示すように、第７実施形態
の分散記憶型並列計算機におけるＰＥ１０も、図１７に
示した第６実施形態のものとほぼ同様に構成されている
が、第７実施形態の分散記憶型並列計算機におけるＰＥ
１０では、プロセッサ１３とＰＥ間通信装置１４とを接
続していた制御／データ線２６と、配列アドレス変換装
置１５′と主記憶装置１２とを接続していた制御／デー
タ線２８とが省略され、これに代わって、配列アドレス
変換装置１５′とＰＥ間通信装置１４とが制御／データ
線２３Ａを介して接続されている。
計算機におけるプロセッサエレメントの構成を示すブロ
ック図であり、この図１９に示すように、第７実施形態
の分散記憶型並列計算機におけるＰＥ１０も、図１７に
示した第６実施形態のものとほぼ同様に構成されている
が、第７実施形態の分散記憶型並列計算機におけるＰＥ
１０では、プロセッサ１３とＰＥ間通信装置１４とを接
続していた制御／データ線２６と、配列アドレス変換装
置１５′と主記憶装置１２とを接続していた制御／デー
タ線２８とが省略され、これに代わって、配列アドレス
変換装置１５′とＰＥ間通信装置１４とが制御／データ
線２３Ａを介して接続されている。
【０１６４】第６実施形態では、配列アドレス変換装置
１５′で生成されたアクセス要求情報は主記憶装置１２
に書き込まれてパケット化されていたが、この第７実施
形態のＰＥ１０では、アクセス要求情報は、配列アドレ
ス変換装置１５′から制御／データ線２３Ａを通じてＰ
Ｅ間通信装置１４に直接的に書き込まれてパケット化さ
れている。従って、通信装置１４は、配列アドレス変換
装置１５′からのアクセス要求情報に基づいて、通信装
置１４が、制御／データ線２９を介して主記憶装置１２
からのデータ読出もしくは主記憶装置１２へのデータ書
込を直接的に行なっている。
１５′で生成されたアクセス要求情報は主記憶装置１２
に書き込まれてパケット化されていたが、この第７実施
形態のＰＥ１０では、アクセス要求情報は、配列アドレ
ス変換装置１５′から制御／データ線２３Ａを通じてＰ
Ｅ間通信装置１４に直接的に書き込まれてパケット化さ
れている。従って、通信装置１４は、配列アドレス変換
装置１５′からのアクセス要求情報に基づいて、通信装
置１４が、制御／データ線２９を介して主記憶装置１２
からのデータ読出もしくは主記憶装置１２へのデータ書
込を直接的に行なっている。
【０１６５】
【発明の効果】以上詳述したように、本発明の分散記憶
型並列計算機（請求項１〜１３）によれば、配列データ
に対するアクセス時のアドレス計算を行なうためのハー
ドウエア（配列アドレス変換装置）を処理装置と別個に
そなえるという構成により、配列データに対するアクセ
ス時のアドレス計算を処理装置における処理とは独立し
て行なうことができ、アドレス計算に要していた処理装
置のオーバヘッド時間が省略され、処理効率を大幅に向
上させることができる。
型並列計算機（請求項１〜１３）によれば、配列データ
に対するアクセス時のアドレス計算を行なうためのハー
ドウエア（配列アドレス変換装置）を処理装置と別個に
そなえるという構成により、配列データに対するアクセ
ス時のアドレス計算を処理装置における処理とは独立し
て行なうことができ、アドレス計算に要していた処理装
置のオーバヘッド時間が省略され、処理効率を大幅に向
上させることができる。
【０１６６】特に、配列データのブロック分割を行なっ
た場合、処理装置からの一命令で一配列要素に対するア
クセスや一命令でストライド要素群に対するアクセスを
行なうことが可能であり、配列アドレス変換装置の演算
回路を一つの２入力加減算器により極めて簡素に構成し
ながら、所望のアドレス変換を行なうことができる（請
求項１〜３）。
た場合、処理装置からの一命令で一配列要素に対するア
クセスや一命令でストライド要素群に対するアクセスを
行なうことが可能であり、配列アドレス変換装置の演算
回路を一つの２入力加減算器により極めて簡素に構成し
ながら、所望のアドレス変換を行なうことができる（請
求項１〜３）。
【０１６７】また、通信装置上にＰＥ番号変換装置やＰ
Ｅ内アドレス変換装置をそなえることにより、仮想ＰＥ
番号を実ＰＥ番号に、記憶装置上仮想アドレスを自ＰＥ
内の記憶装置上実アドレスに変換することができる（請
求項４）。さらに、配列アドレス変換装置により生成さ
れたＰＥ番号および記憶装置上アドレスに基づいて、処
理装置により通信装置を起動することによっても、通信
装置によるストア要求やロード要求の送信を制御して他
ＰＥに対する通信処理を行なうこともできる（請求項
５）。
Ｅ内アドレス変換装置をそなえることにより、仮想ＰＥ
番号を実ＰＥ番号に、記憶装置上仮想アドレスを自ＰＥ
内の記憶装置上実アドレスに変換することができる（請
求項４）。さらに、配列アドレス変換装置により生成さ
れたＰＥ番号および記憶装置上アドレスに基づいて、処
理装置により通信装置を起動することによっても、通信
装置によるストア要求やロード要求の送信を制御して他
ＰＥに対する通信処理を行なうこともできる（請求項
５）。
【０１６８】また、交換器により、配列アドレス変換装
置からのＰＥ番号と記憶装置上アドレスとを交換して出
力することで、ブロック分割とサイクリック分割とに対
応したアドレス変換を極めて容易に行なえる効果もある
（請求項６）。一方、配列データのブロック分割を行な
った場合、ＰＥに対して送信されるべきアクセス要求情
報を一まとめにしてパケット形式で送信し、一命令でス
トライド要素群に対するアクセスを行なうことができる
（請求項７）。
置からのＰＥ番号と記憶装置上アドレスとを交換して出
力することで、ブロック分割とサイクリック分割とに対
応したアドレス変換を極めて容易に行なえる効果もある
（請求項６）。一方、配列データのブロック分割を行な
った場合、ＰＥに対して送信されるべきアクセス要求情
報を一まとめにしてパケット形式で送信し、一命令でス
トライド要素群に対するアクセスを行なうことができる
（請求項７）。
【０１６９】このとき、アクセス要求元ＰＥの記憶装置
上におけるアクセス対象アドレス情報をストア要求やロ
ード要求とともに転送することで、配列アドレス変換装
置の演算回路により、記憶装置から読み出すべきデータ
や記憶装置へ書き込むべきデータの、アクセス要求元Ｐ
Ｅの記憶装置上アドレスを生成させながら、記憶装置に
対するアクセスを迅速に行なうこともできる（請求項
８）。
上におけるアクセス対象アドレス情報をストア要求やロ
ード要求とともに転送することで、配列アドレス変換装
置の演算回路により、記憶装置から読み出すべきデータ
や記憶装置へ書き込むべきデータの、アクセス要求元Ｐ
Ｅの記憶装置上アドレスを生成させながら、記憶装置に
対するアクセスを迅速に行なうこともできる（請求項
８）。
【０１７０】また、パケット形式による送信を行なう場
合も、配列アドレス変換装置の演算回路を一つの２入力
加減算器により極めて簡素に構成しながら、所望のアド
レス変換を行なうことができる（請求項９）。さらに、
パケット形式でのデータ転送を行なう場合も、通信装置
上にＰＥ番号変換装置やＰＥ内アドレス変換装置をそな
えることにより、仮想ＰＥ番号を実ＰＥ番号に、記憶装
置上仮想アドレスを自ＰＥ内の記憶装置上実アドレスに
変換することができる（請求項１０）。
合も、配列アドレス変換装置の演算回路を一つの２入力
加減算器により極めて簡素に構成しながら、所望のアド
レス変換を行なうことができる（請求項９）。さらに、
パケット形式でのデータ転送を行なう場合も、通信装置
上にＰＥ番号変換装置やＰＥ内アドレス変換装置をそな
えることにより、仮想ＰＥ番号を実ＰＥ番号に、記憶装
置上仮想アドレスを自ＰＥ内の記憶装置上実アドレスに
変換することができる（請求項１０）。
【０１７１】またさらに、パケット形式でのデータ転送
を行なう場合も、配列アドレス変換装置により生成され
たＰＥ番号および記憶装置上アドレスに基づいて、処理
装置により通信装置を起動することで、通信装置による
ストア要求やロード要求の送信を制御して他ＰＥに対す
る通信処理を行なうことができる（請求項１１）。さら
にまた、パケット形式でのデータ転送を行なう場合、配
列アドレス変換装置によりパケット形式情報を記憶装置
へ書き込み、通信装置が、記憶装置からパケット形式情
報を読み出して他ＰＥ間で送信することもできる（請求
項１２）。
を行なう場合も、配列アドレス変換装置により生成され
たＰＥ番号および記憶装置上アドレスに基づいて、処理
装置により通信装置を起動することで、通信装置による
ストア要求やロード要求の送信を制御して他ＰＥに対す
る通信処理を行なうことができる（請求項１１）。さら
にまた、パケット形式でのデータ転送を行なう場合、配
列アドレス変換装置によりパケット形式情報を記憶装置
へ書き込み、通信装置が、記憶装置からパケット形式情
報を読み出して他ＰＥ間で送信することもできる（請求
項１２）。
【０１７２】そして、配列アドレス変換装置のレジスタ
群を、ＰＥ番号および記憶装置上アドレスの生成経過デ
ータを一時的に保持するレジスタとして兼用すること
で、ＰＥ番号および記憶装置上アドレスの生成処理を連
続的に行なえ、アドレス変換処理を効率的に行なえる効
果もある（請求項１３）。
群を、ＰＥ番号および記憶装置上アドレスの生成経過デ
ータを一時的に保持するレジスタとして兼用すること
で、ＰＥ番号および記憶装置上アドレスの生成処理を連
続的に行なえ、アドレス変換処理を効率的に行なえる効
果もある（請求項１３）。
【図１】本発明の原理ブロック図である。
【図２】本発明の第１実施形態としての分散記憶型並列
計算機におけるプロセッサエレメントの構成を示すブロ
ック図である。
計算機におけるプロセッサエレメントの構成を示すブロ
ック図である。
【図３】第１実施形態における配列アドレス変換装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】第１実施形態における配列アドレス変換装置の
詳細構成を示すブロック図である。
詳細構成を示すブロック図である。
【図５】第１実施形態により一命令一配列要素アクセス
を行なう場合の動作（配列要素）を説明するための図で
ある。
を行なう場合の動作（配列要素）を説明するための図で
ある。
【図６】第１実施形態における配列アドレス変換装置の
変形例の詳細構成を示すブロック図である。
変形例の詳細構成を示すブロック図である。
【図７】第１実施形態における配列アドレス変換装置の
変形例の詳細構成を示すブロック図である。
変形例の詳細構成を示すブロック図である。
【図８】第１実施形態により一命令多配列要素アクセス
を行なう場合の動作（配列要素）を説明するための図で
ある。
を行なう場合の動作（配列要素）を説明するための図で
ある。
【図９】第１実施形態における配列アドレス変換装置の
変形例の詳細構成を示すブロック図である。
変形例の詳細構成を示すブロック図である。
【図１０】第１実施形態を２次元配列に適用した場合の
動作（配列要素）を説明するための図である。
動作（配列要素）を説明するための図である。
【図１１】本発明の第２実施形態としての分散記憶型並
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
【図１２】本発明の第３実施形態としての分散記憶型並
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
【図１３】本発明の第４実施形態としての分散記憶型並
列計算機を構成するプロセッサエレメント内の配列アド
レス変換装置の構成を示すブロック図である。
列計算機を構成するプロセッサエレメント内の配列アド
レス変換装置の構成を示すブロック図である。
【図１４】（ａ），（ｂ）はいずれも第４実施形態にお
ける交換器の動作を説明するための図である。
ける交換器の動作を説明するための図である。
【図１５】本発明の第５実施形態としての分散記憶型並
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
【図１６】第５実施形態における配列アドレス変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１７】本発明の第６実施形態としての分散記憶型並
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
【図１８】第６実施形態における配列アドレス変換装置
の詳細構成を示すブロック図である。
の詳細構成を示すブロック図である。
【図１９】本発明の第７実施形態としての分散記憶型並
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
列計算機におけるプロセッサエレメントの構成を示すブ
ロック図である。
【図２０】本発明のＰＥ番号変換装置にそなえられるハ
ードウエアテーブル（仮想ＰＥ番号から実ＰＥ番号への
変換テーブル）の一例を示す図である。
ードウエアテーブル（仮想ＰＥ番号から実ＰＥ番号への
変換テーブル）の一例を示す図である。
【図２１】一般的な並列計算機の構成を示すブロック図
である。
である。
【図２２】一般的なブロック分割の例を説明するための
図である。
図である。
【図２３】一般的なサイクリック分割の例を説明するた
めの図である。
めの図である。
１ プロセッサエレメント（ＰＥ） ２ 通信路 ３ 記憶装置 ４ 処理装置 ５ 通信装置 ６ 配列アドレス装置 １０ プロセッサエレメント（ＰＥ） １１ プロセッサエレメント間通信路装置（通信路） １２ 主記憶装置 １３ プロセッサ（処理装置） １３ａ レジスタ １４ プロセッサエレメント間通信装置 １４ａ プロセッサエレメント番号変換装置 １４ｂ プロセッサエレメント内アドレス変換装置 １５，１５′ 配列アドレス変換装置 １５ａ レジスタ群 １５ｂ アドレス生成回路 １５ｃ 交換器 １５ｄ 比較器 １５ｅ 分配器 １５Ａ〜１５Ｇ レジスタ １６ 自ＰＥ番号レジスタ ２１，２２，２３，２３Ａ，２５〜２９ 制御／データ
線 ２４ データ線 ３１ 除算器 ３２，３４，３４Ａ，３６ 加算器 ３３ 乗算器 ３５ 減算器 ３７ １減算器 ４０Ａ〜４０Ｎ，４０Ｐ レジスタ ４１ ２入力加減算器 ４２ 制御回路 ４３Ａ〜４３Ｇ セレクタ ４４Ａ，４４Ｂ シフト回路 ４５ ０判定回路 ４６ ０未満判定回路 ４７ ＯＲゲート
線 ２４ データ線 ３１ 除算器 ３２，３４，３４Ａ，３６ 加算器 ３３ 乗算器 ３５ 減算器 ３７ １減算器 ４０Ａ〜４０Ｎ，４０Ｐ レジスタ ４１ ２入力加減算器 ４２ 制御回路 ４３Ａ〜４３Ｇ セレクタ ４４Ａ，４４Ｂ シフト回路 ４５ ０判定回路 ４６ ０未満判定回路 ４７ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 正幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 杉▲崎▼ 由典 静岡県静岡市伝馬町16番地の３ 株式会社 富士通静岡エンジニアリング内 (72)発明者 岡田 信 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (13)
- 【請求項１】 複数のプロセッサエレメントと該複数の
プロセッサエレメント間を通信可能に接続する通信路と
をそなえ、配列データを該複数のプロセッサエレメント
に分割して記憶し、該複数のプロセッサエレメント間で
該通信路を介して前記配列データの転送を行ないながら
前記配列データに対する処理を行なう分散記憶型並列計
算機において、 各プロセッサエレメントが、 分割された前記配列データを記憶する記憶装置と、 該記憶装置上のデータに対する処理を行なう処理装置
と、 該通信路を介して他プロセッサエレメントとの通信を行
なう通信装置と、 該処理装置からの制御命令に応じて設定される配列デー
タ分割情報と、該処理装置が実行する配列データアクセ
ス命令に応じて該処理装置が送ってくる配列データアク
セス情報とに基づいて、アクセス対象の配列要素を保持
しているプロセッサエレメントの番号と、当該配列要素
を保持するプロセッサエレメント内での当該配列要素の
記憶装置上アドレスとを生成する配列アドレス変換装置
とをそなえて構成され、 前記配列データが該複数のプロセッサエレメントに対し
同一幅のブロック単位に分割され、該処理装置が当該配
列データのうちの１つの配列要素に対してアクセスする
場合には、 該配列アドレス変換装置が、 前記配列データ分割情報として、配列データの１要素の
大きさ，配列次元数，各次元毎の配列添字範囲，各次元
毎の分割方法，各次元毎の分割数，各次元毎のプロセッ
サエレメント番号の増分値および分割された配列片の記
憶装置上アドレスを設定されるとともに、前記配列デー
タアクセス情報として、アクセス対象となる配列データ
の識別子および配列データ先頭要素からアクセス対象配
列要素までの添字オフセットを設定されるレジスタ群
と、 該レジスタ群に設定された前記配列データ分割情報およ
び前記配列データアクセス情報に対して所定の四則演算
処理を施すことにより、当該アクセス対象配列要素につ
いてのプロセッサエレメント番号および記憶装置上アド
レスを生成する演算回路とから構成され、 該処理装置が前記配列データの配列要素に対するストア
要求を行なう場合には、該処理装置が、該配列アドレス
変換装置により生成されたプロセッサエレメント番号お
よび記憶装置上アドレスを該通信装置に直接的に通知し
て該通信装置を起動し、該通信装置が、該配列アドレス
変換装置により生成されたプロセッサエレメント番号を
もつプロセッサエレメントへ、該配列アドレス変換装置
により生成された記憶装置上アドレスを付与して当該配
列要素に対するストア要求を送信する一方、 該処理装置が前記配列データの配列要素に対するロード
要求を行なう場合には、該処理装置が、該配列アドレス
変換装置により生成されたプロセッサエレメント番号お
よび記憶装置上アドレスを該通信装置に直接的に通知し
て該通信装置を起動し、該通信装置が、該配列アドレス
変換装置により生成されたプロセッサエレメント番号を
もつプロセッサエレメントへ、該配列アドレス変換装置
により生成された記憶装置上アドレスを付与して当該配
列要素に対するロード要求を送信するとともに、当該ロ
ード要求に応じて応答・転送されてきたロードデータを
該処理装置内のレジスタへ書き込み、 さらに、該通信装置が、該処理装置とは非同期に動作
し、他プロセッサエレメントからのロード要求に応じて
該記憶装置内から対応したロードデータを読み出して該
他プロセッサエレメントへ応答・転送することを特徴と
する、分散記憶型並列計算機。 - 【請求項２】 複数のプロセッサエレメントと該複数の
プロセッサエレメント間を通信可能に接続する通信路と
をそなえ、配列データを該複数のプロセッサエレメント
に分割して記憶し、該複数のプロセッサエレメント間で
該通信路を介して前記配列データの転送を行ないながら
前記配列データに対する処理を行なう分散記憶型並列計
算機において、 各プロセッサエレメントが、 分割された前記配列データを記憶する記憶装置と、 該記憶装置上のデータに対する処理を行なう処理装置
と、 該通信路を介して他プロセッサエレメントとの通信を行
なう通信装置と、 該処理装置からの制御命令に応じて設定される配列デー
タ分割情報と、該処理装置が実行する配列データアクセ
ス命令に応じて該処理装置が送ってくる配列データアク
セス情報とに基づいて、アクセス対象の配列要素を保持
しているプロセッサエレメントの番号と、当該配列要素
を保持するプロセッサエレメント内での当該配列要素の
記憶装置上アドレスとを生成する配列アドレス変換装置
とをそなえて構成され、 前記配列データが該複数のプロセッサエレメントに対し
同一幅のブロック単位に分割され、該処理装置が当該配
列データのうちのストライド要素群、即ち一定間隔を空
けて並んでいる複数の配列要素に対してアクセスする場
合には、 該配列アドレス変換装置が、 前記配列データ分割情報として、配列データの１要素の
大きさ，配列次元数，各次元毎の配列添字範囲，各次元
毎の分割方法，各次元毎の分割数，各次元毎のプロセッ
サエレメント番号の増分値，分割された配列片の記憶装
置上アドレス，前記ストライド要素群のストライドおよ
び前記ストライド要素群の要素数を設定されるととも
に、前記配列データアクセス情報として、アクセス対象
となる配列データの識別子および配列データ先頭要素か
ら前記ストライド要素群の先頭要素までの添字オフセッ
トを設定されるレジスタ群と、 該レジスタ群に設定された前記配列データ分割情報およ
び前記配列データアクセス情報に対して所定の四則演算
処理を施すことにより、当該アクセス対象のストライド
要素群についてのプロセッサエレメント番号および記憶
装置上アドレスを、当該アクセス対象のストライド要素
群の各配列要素毎に順次生成する演算回路とから構成さ
れ、 該処理装置が前記配列データのストライド要素群に対す
るストア要求を行なう場合には、該処理装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号および記憶装置上アドレスを該通信装置に直接的
に通知して該通信装置を起動し、該通信装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号をもつプロセッサエレメントへ、該配列アドレス
変換装置により生成された記憶装置上アドレスを付与し
て当該ストライド要素群に対するストア要求を送信する
一方、 該処理装置が前記配列データのストライド要素群に対す
るロード要求を行なう場合には、該処理装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号および記憶装置上アドレスを該通信装置に直接的
に通知して該通信装置を起動し、該通信装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号をもつプロセッサエレメントへ、該配列アドレス
変換装置により生成された記憶装置上アドレスを付与し
て当該ストライド要素群に対するロード要求を送信する
とともに、当該ロード要求に応じて応答・転送されてき
たロードデータを該処理装置内のレジスタへ書き込み、 さらに、該通信装置が、該処理装置とは非同期に動作
し、他プロセッサエレメントからのロード要求に応じて
該記憶装置内から対応したロードデータを読み出して該
他プロセッサエレメントへ応答・転送することを特徴と
する、分散記憶型並列計算機。 - 【請求項３】 該配列アドレス変換装置を構成する該演
算回路が、一つの２入力加減算器と、該２入力加減算器
の加算動作もしくは減算動作を切換制御するための制御
回路と、該レジスタ群に保持されたデータを選択して該
２入力加減算器に入力するセレクタとから構成されてい
ることを特徴とする、請求項１または請求項２に記載の
分散記憶型並列計算機。 - 【請求項４】 仮想プロセッサエレメント番号と実プロ
セッサエレメント番号との対応関係を記憶するハードウ
エアテーブルを有し、該配列アドレス変換装置により生
成されたプロセッサエレメント番号を仮想プロセッサエ
レメント番号と見做して、前記ハードウエアテーブルを
検索することにより該仮想プロセッサエレメント番号を
実プロセッサエレメント番号に変換するプロセッサエレ
メント番号変換装置と、 他プロセッサエレメントから受信した記憶装置上アドレ
スを記憶装置上仮想アドレスと見做して、該記憶装置上
仮想アドレスを自プロセッサエレメント内の記憶装置上
実アドレスに変換するプロセッサエレメント内アドレス
変換装置とが該通信装置にそなえられていることを特徴
とする、請求項１または請求項２に記載の分散記憶型並
列計算機。 - 【請求項５】 該処理装置が、該配列アドレス変換装置
により生成されたプロセッサエレメント番号および記憶
装置上アドレスを、該配列アドレス変換装置から読み出
し、読み出されたプロセッサエレメント番号および記憶
装置上アドレスに基づいて該通信装置を起動し、該通信
装置による前記ストア要求または前記ロード要求の送信
を制御することを特徴とする、請求項１または請求項２
に記載の分散記憶型並列計算機。 - 【請求項６】 該配列アドレス変換装置に、該配列アド
レス変換装置により生成されたプロセッサエレメント番
号と記憶装置上アドレスとを交換して出力する交換器が
そなえられたことを特徴とする、請求項１または請求項
２に記載の記載の分散記憶型並列計算機。 - 【請求項７】 複数のプロセッサエレメントと該複数の
プロセッサエレメント間を通信可能に接続する通信路と
をそなえ、配列データを該複数のプロセッサエレメント
に分割して記憶し、該複数のプロセッサエレメント間で
該通信路を介して前記配列データの転送を行ないながら
前記配列データに対する処理を行なう分散記憶型並列計
算機において、 各プロセッサエレメントが、 分割された前記配列データを記憶する記憶装置と、 該記憶装置上のデータに対する処理を行なう処理装置
と、 該通信路を介して他プロセッサエレメントとの通信を行
なう通信装置と、 該処理装置からの制御命令に応じて設定される配列デー
タ分割情報と、該処理装置が実行する配列データアクセ
ス命令に応じて該処理装置が送ってくる配列データアク
セス情報とに基づいて、アクセス対象の配列要素を保持
しているプロセッサエレメントの番号と、当該配列要素
を保持するプロセッサエレメント内での当該配列要素の
記憶装置上アドレスとを生成する配列アドレス変換装置
とをそなえて構成され、 前記配列データが該複数のプロセッサエレメントに対し
同一幅のブロック単位に分割され、該処理装置が当該配
列データのうちのストライド要素群、即ち一定間隔を空
けて並んでいる複数の配列要素に対してアクセスする場
合には、 該配列アドレス変換装置が、 前記配列データ分割情報として、配列データの１要素の
大きさ，配列次元数，各次元毎の配列添字範囲，各次元
毎の分割方法，各次元毎の分割数，各次元毎のプロセッ
サエレメント番号の増分値，分割された配列片の記憶装
置上アドレス，前記ストライド要素群のストライドおよ
び前記ストライド要素群の要素数を設定されるととも
に、前記配列データアクセス情報として、アクセス対象
となる配列データの識別子および配列データ先頭要素か
ら前記ストライド要素群の先頭要素までの添字オフセッ
トを設定されるレジスタ群と、 該レジスタ群に設定された前記配列データ分割情報およ
び前記配列データアクセス情報に対して所定の四則演算
処理を施すことにより、当該アクセス対象のストライド
要素群についてのプロセッサエレメント番号および記憶
装置上アドレスを、当該アクセス対象のストライド要素
群の各配列要素毎に順次生成する演算回路とから構成さ
れ、 該処理装置が前記配列データのストライド要素群に対す
るストア要求を行なう場合には、該処理装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号および記憶装置上アドレスを該通信装置に直接的
に通知して該通信装置を起動し、該通信装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号をもつプロセッサエレメントへ、該配列アドレス
変換装置により生成された記憶装置上アドレスを付与し
て当該ストライド要素群に対するストア要求を送信する
一方、 該処理装置が前記配列データのストライド要素群に対す
るロード要求を行なう場合には、該処理装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号および記憶装置上アドレスを該通信装置に直接的
に通知して該通信装置を起動し、該通信装置が、該配列
アドレス変換装置により生成されたプロセッサエレメン
ト番号をもつプロセッサエレメントへ、該配列アドレス
変換装置により生成された記憶装置上アドレスを付与し
て当該ストライド要素群に対するロード要求を送信する
とともに、当該ロード要求に応じて応答・転送されてき
たロードデータを該処理装置内のレジスタへ書き込み、 さらに、該配列アドレス変換装置が、該配列アドレス変
換装置により生成された記憶装置上アドレスのほかに前
記ストライド要素群のストライドおよび前記ストライド
要素群の要素数を含むパケット形式情報を該通信装置へ
転送し、 該通信装置が、他プロセッサエレメント間でパケット形
式でのデータ転送を行なうとともに、該処理装置とは非
同期に動作し、他プロセッサエレメントからのロード要
求に応じて該記憶装置内から対応したロードデータを読
み出して該他プロセッサエレメントへ応答・転送するこ
とを特徴とする、分散記憶型並列計算機。 - 【請求項８】 アクセス要求情報としての前記パケット
形式情報が、アクセス要求元プロセッサエレメントの該
記憶装置上におけるアクセス対象アドレス情報である、
該アクセス要求元プロセッサエレメントの記憶装置上に
おける前記ストライド要素群の先頭要素アドレスと前記
ストライド要素群のストライドとを含み、 該配列アドレス変換装置を構成する該レジスタ群が、前
記アクセス対象アドレス情報を保持するレジスタを含む
とともに、 該配列アドレス変換装置を構成する該演算回路が、該レ
ジスタ群に保持される前記アクセス対象アドレス情報に
基づいて、該記憶装置から読み出すべきデータもしくは
該記憶装置へ書き込むべきデータの、アクセス要求元プ
ロセッサエレメントの記憶装置上アドレスを生成するこ
とを特徴とする、請求項７記載の分散記憶型並列計算
機。 - 【請求項９】 該配列アドレス変換装置を構成する該演
算回路が、一つの２入力加減算器と、該２入力加減算器
の加算動作もしくは減算動作を切換制御するための制御
回路と、該レジスタ群に保持されたデータを選択して該
２入力加減算器に入力するセレクタとから構成されてい
ることを特徴とする、請求項７または請求項８に記載の
分散記憶型並列計算機。 - 【請求項１０】 仮想プロセッサエレメント番号と実プ
ロセッサエレメント番号との対応関係を記憶するハード
ウエアテーブルを有し、該配列アドレス変換装置により
生成されたプロセッサエレメント番号を仮想プロセッサ
エレメント番号と見做して、前記ハードウエアテーブル
を検索することにより該仮想プロセッサエレメント番号
を実プロセッサエレメント番号に変換するプロセッサエ
レメント番号変換装置と、 他プロセッサエレメントから受信した記憶装置上アドレ
スを記憶装置上仮想アドレスと見做して、該記憶装置上
仮想アドレスを自プロセッサエレメント内の記憶装置上
実アドレスに変換するプロセッサエレメント内アドレス
変換装置とが該通信装置にそなえられていることを特徴
とする、請求項７または請求項８に記載の分散記憶型並
列計算機。 - 【請求項１１】 該処理装置が、該配列アドレス変換装
置により生成されたプロセッサエレメント番号および記
憶装置上アドレスを、該配列アドレス変換装置から読み
出し、読み出されたプロセッサエレメント番号および記
憶装置上アドレスに基づいて該通信装置を起動し、該通
信装置による前記ストア要求または前記ロード要求の送
信を制御することを特徴とする、請求項７または請求項
８に記載の分散記憶型並列計算機。 - 【請求項１２】 該配列アドレス変換装置は、前記パケ
ット形式情報を該記憶装置へ書き込み、 該通信装置は、該記憶装置から前記パケット形式情報を
読み出し、読み出した前記パケット形式情報を、他プロ
セッサエレメント間で転送することを特徴とする、請求
項８記載の分散記憶型並列計算機。 - 【請求項１３】 該配列アドレス変換装置を構成する該
レジスタ群が、該演算回路によるプロセッサエレメント
番号および記憶装置上アドレスの生成経過データを一時
的に保持するレジスタとして兼用されることを特徴とす
る、請求項１〜請求項１２のいずれかに記載の分散記憶
型並列計算機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231737A JPH0981532A (ja) | 1995-09-08 | 1995-09-08 | 分散記憶型並列計算機 |
| US08/700,835 US5765202A (en) | 1995-09-08 | 1996-08-21 | Parallel computer of a distributed storage type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231737A JPH0981532A (ja) | 1995-09-08 | 1995-09-08 | 分散記憶型並列計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981532A true JPH0981532A (ja) | 1997-03-28 |
Family
ID=16928254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7231737A Withdrawn JPH0981532A (ja) | 1995-09-08 | 1995-09-08 | 分散記憶型並列計算機 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5765202A (ja) |
| JP (1) | JPH0981532A (ja) |
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| JPH03104087A (ja) * | 1989-09-18 | 1991-05-01 | Nec Corp | 演算機能付きメモリ |
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- 1995-09-08 JP JP7231737A patent/JPH0981532A/ja not_active Withdrawn
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1996
- 1996-08-21 US US08/700,835 patent/US5765202A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5765202A (en) | 1998-06-09 |
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