JPH01180052A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス生成回路に関し、特に２次元配列デー
タの処理における、アドレスを発生するアドレス生成回
路に関する。

〔従来の技術〕

数値計算９画像処理全始めとする様々な分野において、
２次元の配列データ全一様に更新する処理は、頻繁に現
われる。この種の処理装瞳はいわゆるラスタ走査順にデ
ータをアクセスする場合が多いが、パイプライン処理を
用いて処理の高速化を図る際に、アクセス順序を変える
ことにより、処理効率が向上することがある。

次にその例として、２次元ラプラス男根式、の数値解を
、反復法により求める場合を考える。

（１）式を５点階差により差分化すると、次の（２）式
が得られる。

・・・・・・（２） 但し、ｘ＝ｉ・Δｘ＋ｙ＝ｊ・Δｙであシ、簡単のため
ΔＸ＝Δｙ＝１とした。更に、反復回数をｎとし、ｎ回
目の反復時のφの値をφ３ｎゝと表わす。このとき例え
ば、 ・・・・・・（３） として、φ（ｎ　＋１−φＬｎ）　、！：なるまで繰り
返せば、φの定常解が求まる。

ところで、（２）の反復全ラスタ走査順にアドレスを発
生して実行すると、アルゴリズムは・・・・・・（４） となる。（３）式と（４）式を比較すると、（４）式で
はφ１−１ｊ　＋φｉ、ｊ−１に関して、１反復分新し
い値（＝定常解に近い値）を用いているため、収束が早
い。しかし、（４）式は明らかに（ｉ、ｊ）に関して漸
化式になっていることから、並列処理による高速化が期
待できないという問題がある。

そこで、この問題を解決するためには、次の（５）式の
ように、データのアクセス順序を変えれば良いことが知
られている。

（ｉ＋ｊ＝偶数）　　　　　　・・・・・・（５ａ）（
ｉ＋ｊ＝奇数）　　　　　　・・・・・・（５ｂ）即ち
、（２）式より、各点の値は上下左右の４近傍の点のみ
から影響を受けるため、２次元アドレス値（ｉ、ｊ）に
対しｉ＋ｊが偶数のもの同志、奇数のもの同志は影響を
及ぼし合うことはない。第３図（ａ）に各点の物理的な
位置を示す。′ＸＯ“で示したのがｉ＋ｊが偶数、１Δ
“で示したのが奇数である格子点である。従ってまずゝ
ゝ○”で示した点全全て更新し、次にΔ“で示した点を
全て更新するという順になるように、アドレスｅ発生ｆ
ｎは、全格子点の処理をパイプライン処理により実行で
きる。

第３図（ｂ）は、各点の値が上下左右と斜め２方向の計
６近傍から影響金量ける例を表わした図である。これは
有限要素解析などによく現われる例である。このときは
ｉ　＋　ｊ　ｆ　３で割った余９が０゜１．２となる点
（各々第３図（ｂ）にゝゝ０“、Δ“。

ゝゝ口″で示す）に分類すれば、先程の例と同様にパイ
プライン処理が可能である。

以上の手続金まとめると、次の（６）のようになる。

２次元配列テータのサイズ１ＩｘＪ、データ全分類する
数にとおく。

１）　　ｋ＝ｏ、１，２．−−−、に−１に対し２）　
、　３）を行う。

２）２次元アドレス（ｉ、ｊ）　　（０＜ｉ〈Ｉ　。

ｏ＜」くＪ）を生成する。

３）　もしｉ＋ｊｉＫで割った余りがｋに等しけれは点
（ｉ、ｊ）を更新する。　　　・・・・・・（６）〔発
明が解決しようとする問題点〕 上述した従来の技術では格子点データをパイプライン処
理する場合、当然パイプラインの流れに見合う速度でデ
ータを供給しなければならない。

しかし、前述の１）〜３）の処理をソフトウェアにょ゛
り実行していたため、アドレス計算に時間がかかシ、デ
ータの供給がネックとなって処理速度が向上しないとい
う問題があった。

本発明の目的は、このアドレス生成を高速に行う回路を
提供することにある。

〔問題点を解決するための手段〕

本発明のアドレス生成回路は２次元配列データの縦方向
サイズ、横方向サイズおよびデータの分類数を表わす信
号を各々入力する第１．第２および第３の入力レジスタ
と、 第１．第２の入力レジスタの縦方向サイズおよび横方向
サイズを表わす信号、および外部より入力されるアドレ
ス要求信号により、前記２次元配列データをラスタ走査
したときの２次元アドレスを表わす２つの信号、１次元
アドレスを表わす信号、およびラスタアドレスの生成終
了を表わす信号を出力するラスタアドレス生成回路と、
定数ＸＸ□“と、インクリメンタの出力とのうち１つを
選択するマルチプレクサと、 前記マルチプレクサの出力信号を保持するデータレジス
タと、 前記アークレジスタの出力信号に値ゝゝｌ／／　全加え
てその値全前記マルチプレクサに出力するインクリメン
タと、 前記インクリメンタの出力値と、データの分類数を表わ
す信号とを比較する第１のコンパレータと、 前記データの分類数を表わす信号と、第１のコンパレー
タの出力信号と前記生成終了を表わす信号とを入力とし
、前記マルチプレクサと前記データレジスタと前記ラス
タアドレス生成回路を制御する制御回路と、 前記ラスタアドレス生成回路からの２次元アドレスを表
わす２つの信号の和を求める加算器と、前記加算器の出
力値を、データの分類数を表わす信号の値で割った余り
を求め剰余演算器と、前記データレジスタの出力信号と
、前記剰余演算器の出力信号全比較する第２のコンパレ
ータと、前記ラスタアドレス生成回路の出力のうち、１
次元アドレスを表わす信号を第２のコンパレータの比較
信号により外部へ出力する出力レジスタとを有している
。

〔実施例〕

次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例は２次元配列データに対する処理におけ
るアドレス生成回路で、２次元配列データの縦方向サイ
ズ、横方向サイズおよびデータの分類数を表わす信号Ｚ
ｏｏ、１０１，１０２を保持する第１．第２および第３
の入力レジスタ１０．１１および１２に有している。こ
の第１゜第２の入力レジスタ１０，１１はラスタアドレ
ス生成回路１３に接続されておシ、第３の入力レジスタ
１２は制御回路１４、第１のコンパレータ１８および剰
余演算器２０に接続されている９、ラスタアドレス生成
回路１３は第１．第２の入力レジスタ１０，１１の出力
信号１０３．１０４と、制御回路１２の出力信号１２１
、及び外部より入力される７ドレス要求信号１２２を入
力することにより２次元配列データをラスタ走査したと
きの２次元アドレスを表わす２つの信号１１３，１１４
．１次元アドレスを表わす信号１１５、およびラスタア
ドレスの生成終了を表わす信号１１ｔｌ出力するように
構成されている。制御回路１４は第３の入力レジスタ１
２の出力信号１０５と、第１のコンパレータ１８の出力
信号１１２と、ラスタアドレス生成回路１３の出力のう
ち生成終了を表わす信号１１６ｆ！：入力することによ
りマルチプレクサ１５とデータレジスタ１６とラスタア
ドレス生成回路１３を制御するように構成されている。

マルチプレクサ１５は定数Ｘ″０“とインクリメンタ１
７の出力のうち１つを、制御回路１４からの信号１０６
により選択し、データレジスタ１６はマルチプレクサ１
５の出力信号１０９を入力し、これを制御回路１４から
の信号１０７により保持するように構成されている。

インクリメンタ１７はデータレジスタ１６の出力信号１
１０に値ゝ１〃を加えて出力するように構成されている
。第１のコンパレータ１８はインクリメンタ１７の出力
信号１１１と、第３の入力レジスタ１２の出力信号１０
５とを比較し、一致すれば値″Ｘ１“、不一致であれば
値″ＸＯ”’ｅ出力するように構成されている。加算器
１９はラスタアドレス生成回路１３の出力のうち、２次
元アドレス要求Ｊを表わす２つの信号１１３，１１４を
入力し、両者の和を求めるように構成され゛、剰余演算
器２０は加算器１９の出力値１１７を、第３のレジスタ
１２の出力値１０５で割った余１−求め、出力するよう
に構成されている。第２のコンパレータ２１はデータレ
ジスタ１６の出力信号１１０と、剰余演算器２ｏの出力
信号１１８を比較し、一致すれば値ゝｌｌｌ金、不一致
であれば値％％　（）　／／を出力するように構成され
ている。更に出力レジスタ２２はラスタアドレス生成回
路１３の出力のうち、１次元アドレスを表わす信号１１
５を入力し、これ金弟２のコンパレータ２１の出力信号
１１９により保持し、外部へ出力するように構成されて
いる。

次に、本発明の一実施例であるアドレス生成回路の動作
について詳細に説明する。

本実施例は、２次元配列データのサイズ■とＪ。

データの分類数ｌ（そして、アドレス要求を表わす信号
１００．１０１．１０２．１２２金入力とすると、それ
らの信号１００．１０１．１０２が入力レジスタ１０，
１１．１２に各々保持される。

入力レジスタ１２からの信号１０５は制御回路１４に供
給嘔れ、制御回路１４の信号１０６によりマルチプレク
サ１５を選択し、出力信号１０９？！−値ゝ０″とし、
これがデータレジスタ１６に保持される。信号１１０は
インクリメンタ１７でその値にゝゝｌ“が加えられ、信
号１１１としてマルチプレクサ１５に送出する。信号１
１１と信号１０５との値はコンパレータ１８と比較され
、一致してい扛ば値ゝゝｌ″、不一致であれば値′ＸＯ
〃を信号１１２として出力され、制御回路１４に送られ
る。

コンパレータ１８からの信号１！２の値ゝｏ〃が制御回
路１４へ入力されると、制御回路１４は信号１０６によ
り、マルチプレクサ１５の選択を信号１１１が入力さｎ
るように切９換える。

以上の動作により、データの分類を表わす信号１１０の
値は、０，１，２．−−−、に−１となる。

Ｋ個の値が出力されると、コンパレータ１８は値ゝ１“
を信号１１２により制御回路１４へ入力し、更に制御回
路１４はデータレジスタ１６からの出力を停止させる。

ここまでが（６）に示した手続きの１）に該当している
。

一方、ラスタアドレス生成回路１３は、２次元配列デー
タのサイズＩ、Ｊ’ｉ表わす信号１０３゜１０４と、制
御回路１４からの信号１２１と、アドレス要求信号１２
２を入力とし、配列をラスタ走査順にアクセスする場合
の、２次元アドレスを表わす信号１１３と１１４．１次
元アドレスを表わす信号１１５．そして生成終了を表わ
す信号１１６ｉ出力する。この動作は（６）に示した手
続きの２）に該当している。ラスタアドレス生成回路１
３の詳細については、後に第２図を用いて説明する。

ラスタアドレス生成回路を表わす信号１１６が制御回路
１４に入力されると、制御回路１４は信号１０７により
データレジスタ１６にデータを取り込ませる。これは、
信号１１６とデータの分類を表わす信号１１０との間で
、同期をとっていることを意味する。

２次元アドレスを表わす信号１１３と１１４は加算器１
９では■とＪの和が求められ、信号１１７として出力す
る。信号１１７と第３の入力レジスタ１２からの信号１
０５とは剰余演算器２ｏで（１＋Ｊ）をＫで割った余り
を求められ信号１１８として出力する。

データの分類を表わす信号１１０と、剰余演算器２０の
出力信号１１８とはコンパレータ２１で比較され、一致
していれば値１１″、不一致であれば値ゝゝ０“全出力
する。

ラスタアドレス生成回路１３からの１次元アドレス値？
表わす信号１１５は出力レジスタ２２に入力され、コン
パレータ２１の出力信号１１９の値がゝ１“ならばその
入力信号を保持し、信号１２０として外部へ出力する。

以上、モジー−ル１９〜２２の動作は（６）の手続のう
ち３）の部分に該当している。

次に、第２図は本実施例におけるラスタアドレス生成回
路１３を示す。第２図において、ラスタアドレス生成回
路は、配列のサイズＩ、Ｊ＝ｉ表わす信号１０３．１０
４と、制御回路１４からの信号１２１、そしてアドレス
要求を表わす信号１２２とを入力とする。

マルチプレクサ３１は定数１０″　データレジスタ３２
の出力信号１１３．インクリメンタ３３の出力信号２０
６のうち１つを制御回路３ｏからの信号２００により選
択し、信号２０５として出力する。データレジスタ３２
は信号２０５’に入力とし、これを制御回路３０からの
信号２０１により保持し、信号１１３として出力する。

インクリメンタ３３は信号１１３に値１１“を加え、信
号２０６として出力する。コンパレータ３４は信号２０
６と信号１０３の値を比較し、一致していれば値ゝゝ１
“、不一致であれば値ゝゝ０’／ｊ、−信号２０７とし
て出力する。

次に、マルチプレクサ３５は定数Ｘ″０“とインクリメ
ンタ３７の出力信号２１０のうち１つを制御回路３０か
らの出力信号２０２によシ選択し、信号２０９として出
力する。データレジスタ３６は信号２０９を入力とし、
これを制御回路３０からの信号２０１により保持し、４
ｇ号１１４として出力する。インクリメンタ３７は信号
１１４に値ゝ１“を加算し、結果を信号２１０として出
力する。コンパレータ３８は（ｑ号２１０と信号１０４
の値を比較し、一致していれば値ゝゝｌ″、そうでなけ
れば値ゝゝ０“を信号２１１として出力する。

制御回路３０は、信号１２１と１２２．コンパレータ３
４の出力信号２０７．そしてコンパレータ３８の出力信
号２１１を入力とし、マルチプレクサ３１と３５に対し
て各々制御信号２００と２０２を、またデータレジスタ
３２と３６に対して、制御信号２０１を出力する。

まず、アドレス要求信号１２２が有効でない場合、制御
信号２０１により、データレジスタ３２と３６は何も保
持せず、ラスタアドレスの生成は停止している状態にあ
るものとする。以下では、信号１２２が有効である場合
について説明する。

ラスタアドレス生成の起動となる信号１２１が入力され
ると、制御回路３０は、信号２００によりマルチプレク
サ３１の選択金値”０“とし、信号２０２によりマルチ
プレクサ３５の選択を値ゝゝ０“とする。更に信号２０
１よりデータレジスタ３２．３６は各入力信号を保持す
る。コンパレータ３４．３８からの信号２０７．２１１
を受けとると、制御回路３０は信号２００．２０２によ
り、各マルチプレクサの選択を切換える。具体的には、
マルチプレクサ３１は信号１１３ｋ、マルチプレクサ３
５は信号２１０を選択するようにする。この結果、信号
１１３，１１４の値は、各々次のような数列となる。

信号１１３　：　０　、　Ｏ、Ｏ、−−−−−信号１１
４　：　０　、１　、２　、−−一一−次に、信号１１
４からＪ個目（値は“Ｊ−１７／）の信号が出力される
とコンパレータ３８の出力信号がゝｌ“となる。これに
対し制御回路３ｏは、信号２０２により、再びマルチプ
レクサ３５の選択を値ゝゝ０“に切換え、モジュール３
５〜３８に関しては、以上の動作をくυ返すように制御
する。

また一方、信号２００により、マルチプレクサ３１の選
択を信号１１３から信号２０６に切換え、次に信号２１
１の値が１０“となったら、再びマルチプレクサの選択
を信号１１３に戻す。以上の動作を、コンパレータ３４
の出力信号２０７の値がゝ゛１“となるまで実行すると
、信号１１３，１１４の値は次のような数列となる。

信号１１３　：　Ｏ，−−−，０，１，−−−，１，〜
　、　Ｉ−１、−−−、ｌ−１１−ｍ−」　ニー−」　
　　　Ｌ−ｍ−」５個　　　Ｊ＠　　　　　　５個 信号１１４　：　０．〜．Ｊ−１．０．〜．Ｊ−１．−
−−．０．〜．Ｊ−１１個 ゆえに、２次元配列テータをラスタ走査する際の２次元
アドレス値が得られる。

次に、乗算器３９は信号１０４と信号１１３の積を求め
、結果を信号２１２として出力し、加算器４０は信号１
１４と信号２１２の和を求め、信号１１５として出力す
る。この乗算器３９と加算器４０により２次元アドレス
値から１次元アドレス値が求められる。

ラスタアドレスの生成は、コンパレータ３４の出力信号
２０７の値がＸ１″となった時点で終了し、制御回路３
０が生成終了を表わす信号１１６を出力する。

〔発明の効果〕

以上説明したように、本発明のアドレス生成回路はアド
レス生成が高速化され、更に、他の処理装置の処理負荷
も、アドレス計算が不要となる分だけ春減することがで
きる、という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるアドレス生成回路を示
すブロック図、第２図は本発明の一実施例におけるラス
タアドレス生成回路ケ示すブロック図、第３図は２次元
配列テータを位置によって分類した例を示す図である。 １０．１１．１２・・・・・・入力レジスタ、１３・・
・・・・ラスタアドレス生成回路、１４．３０・・・・
・・制御回路、１５．３１．３５・・・・・・マルチプ
レクサ、１６゜３２．３６°°゛°°データレジスタ、
１７．３３・・・・・・インクリメンタ、１８，２１，
３４．３８・・・・・・コンパレータ、１９．４０・・
・・・・加算器、２０・・・・・・剰余演算器、２２・
・・・・・出力レジスタ、３９・・・・・・乗算器。 代理人　弁理士　　内　原　　　音

Claims (1)

1. 【特許請求の範囲】 ２次元配列データの縦方向サイズ、横方向サイズおよび
   データの分類数を表わす信号を各々入力する第１、第２
   および第３の入力レジスタと、第１、第２の入力レジス
   タの縦方向サイズおよび横方向サイズを表わす信号、お
   よび外部より入力されるアドレス要求信号により、前記
   ２次元配列データをラスタ走査したときの２次元アドレ
   スを表わす２つの信号、１次元アドレスを表わす信号お
   よびラスタアドレスの生成終了を表わす信号を出力する
   ラスタアドレス生成回路と、 定数“０”と、インクリメンタの出力とのうち１つを選
   択するマルチプレクサと、 前記マルチプレクサの出力信号を保持するデータレジス
   タと、 前記データレジスタの出力信号に値“１”を加えてその
   値を前記マルチプレクサに出力するインクリメンタと、 前記インクリメンタの出力値と、データの分類数を表わ
   す信号とを比較する第１のコンパレータと、 前記データの分類数を表わす信号と、第１のコンパレー
   タの出力信号と前記生成終了を表わす信号とを入力とし
   、前記マルチプレクサと前記データレジスタと前記ラス
   タアドレス生成回路とを制御する制御回路と、 前記ラスタアドレス生成回路からの２次元アドレスを表
   わす２つの信号の和を求める加算器と、前記加算器の出
   力値を、データの分類数を表わす信号の値で割った余り
   を求める剰余演算器と、前記データレジスタの出力信号
   と、前記剰余演算器の出力信号を比較する第２のコンパ
   レータと、前記ラスタアドレス生成回路の出力のうち、
   １次元アドレスを表わす信号を第２のコンパレータの比
   較信号により外部へ出力する出力レジスタとを含むこと
   を特徴とするアドレス生成回路。