JP3071899B2 - 荷電ビーム描画用データ作成装置 - Google Patents
荷電ビーム描画用データ作成装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ設計データから
荷電ビーム描画装置用の描画データ作成処理（データ変
換）を並列に高速で実行する荷電ビーム描画用データの
作成装置に関する。
荷電ビーム描画装置用の描画データ作成処理（データ変
換）を並列に高速で実行する荷電ビーム描画用データの
作成装置に関する。
【０００２】
【従来の技術】従来、ＬＳＩの設計データから電子ビー
ム描画装置に許容される描画データを作成する場合、メ
モリのように同一パターンが繰り返し現われるＬＳＩに
ついては、データ変換処理を高速化するために、繰り返
し単位のみについてデータ処理を施し、残りについては
処理を省略するという手段が使われてきた。しかし、ゲ
ートアレイのような非規則性ＬＳＩに対しては、この方
法での高速化は望めず、同型の処理を複数装置に委ねる
並列処理が適している。
ム描画装置に許容される描画データを作成する場合、メ
モリのように同一パターンが繰り返し現われるＬＳＩに
ついては、データ変換処理を高速化するために、繰り返
し単位のみについてデータ処理を施し、残りについては
処理を省略するという手段が使われてきた。しかし、ゲ
ートアレイのような非規則性ＬＳＩに対しては、この方
法での高速化は望めず、同型の処理を複数装置に委ねる
並列処理が適している。
【０００３】このような方式を実現するために並列プロ
セッサを使った例として、図９に示すようなパイプライ
ン方式で処理する装置（特開平２−１５９０１４号公
報）、図１０に示すような並列方式で処理する装置（特
開平３−１７５６１３号公報）等が提案されている。
セッサを使った例として、図９に示すようなパイプライ
ン方式で処理する装置（特開平２−１５９０１４号公
報）、図１０に示すような並列方式で処理する装置（特
開平３−１７５６１３号公報）等が提案されている。
【０００４】これらの装置においては、ＬＳＩの設計パ
ターンデータの所定のデータ空間を互いに相関のない小
領域にメッシュ分割し、該分割されたブロック単位の設
計データに個々の図形演算を施し、電子ビーム描画装置
に許容される描画データに変換する。
ターンデータの所定のデータ空間を互いに相関のない小
領域にメッシュ分割し、該分割されたブロック単位の設
計データに個々の図形演算を施し、電子ビーム描画装置
に許容される描画データに変換する。
【０００５】電子ビーム描画用データの作成方法におい
て、図９では異なる処理を行うプロセッサを複数個直列
に接続してなるパイプライン構成の図形演算ユニットを
複数個用い、また図１０では同一の処理を行う並列処理
構成の図形演算ユニットを複数個用い、ホスト計算機か
ら転送されるブロック単位のパターンデータを順次いず
れかの処理ユニットに分配し、各処理ユニットを並列に
動作させて設計データを描画データに変換する方法を取
っている。
て、図９では異なる処理を行うプロセッサを複数個直列
に接続してなるパイプライン構成の図形演算ユニットを
複数個用い、また図１０では同一の処理を行う並列処理
構成の図形演算ユニットを複数個用い、ホスト計算機か
ら転送されるブロック単位のパターンデータを順次いず
れかの処理ユニットに分配し、各処理ユニットを並列に
動作させて設計データを描画データに変換する方法を取
っている。
【０００６】より具体的には、少なくとも２つの入出力
端か入出力端に相当する通信ポートを持つプロセッサを
１個以上並べて処理ユニットを構成し、この処理ユニッ
トを複数個並列に動作させてブロック単位のデータ変換
を実行する。また、該処理ユニットへのブロック単位の
設計データの分配は同上の特徴を有するプロセッサを複
数個カスケードに接続し、ホスト計算機から少なくとも
１つのプロセッサに転送されたブロック単位の設計デー
タを次々と先のプロセッサに転送し、該処理ユニットか
らの要求があれば残りの入出力端を通してブロック単位
の設計データを転送することによって行う。
端か入出力端に相当する通信ポートを持つプロセッサを
１個以上並べて処理ユニットを構成し、この処理ユニッ
トを複数個並列に動作させてブロック単位のデータ変換
を実行する。また、該処理ユニットへのブロック単位の
設計データの分配は同上の特徴を有するプロセッサを複
数個カスケードに接続し、ホスト計算機から少なくとも
１つのプロセッサに転送されたブロック単位の設計デー
タを次々と先のプロセッサに転送し、該処理ユニットか
らの要求があれば残りの入出力端を通してブロック単位
の設計データを転送することによって行う。
【０００７】しかしながら、処理すべきブロック単位の
設計データの図形密度は一定ではなく、従って負荷にば
らつきが生じる。即ち、図形演算ユニットの中で、ある
ブロック単位の設計データは短時間で処理が終了し、あ
るものは長い時間がかかる。このため、これらの方式で
は図形演算ユニットの中で、プロセッサが遊んでいる状
態が発生し、利用率が低下し、並列処理の効果が十分に
生かされない、という問題が出ていた。
設計データの図形密度は一定ではなく、従って負荷にば
らつきが生じる。即ち、図形演算ユニットの中で、ある
ブロック単位の設計データは短時間で処理が終了し、あ
るものは長い時間がかかる。このため、これらの方式で
は図形演算ユニットの中で、プロセッサが遊んでいる状
態が発生し、利用率が低下し、並列処理の効果が十分に
生かされない、という問題が出ていた。
【０００８】従って、非規則性ＬＳＩパターンに対して
有効な、高速データ変換を実現する上で上記問題を克服
した並列プロセッサの開発が急務であった。そしてこれ
は、今後電子ビーム描画装置を実用に供していく上で必
須の課題となっていた。
有効な、高速データ変換を実現する上で上記問題を克服
した並列プロセッサの開発が急務であった。そしてこれ
は、今後電子ビーム描画装置を実用に供していく上で必
須の課題となっていた。
【０００９】
【発明が解決しようとする課題】このように従来、電子
ビーム描画装置を実用に供していく上で、データ変換の
高速化、とりわけ非規則性ＬＳＩ設計データに対する描
画データへの変換処理の高速化が必須の条件となってい
る。そしてこの問題は、電子ビーム描画装置に限らず、
イオンビーム描画装置についても同様にいえることであ
る。
ビーム描画装置を実用に供していく上で、データ変換の
高速化、とりわけ非規則性ＬＳＩ設計データに対する描
画データへの変換処理の高速化が必須の条件となってい
る。そしてこの問題は、電子ビーム描画装置に限らず、
イオンビーム描画装置についても同様にいえることであ
る。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＬＳＩの設計データか
ら荷電ビーム描画装置で受容できる描画データを高速で
作成することができ、且つブロック単位の設計データに
おける負荷のばらつきに起因するプロセッサの利用率の
低下を回避することができ、描画スループットの向上等
に寄与し得る荷電ビーム描画用データの作成装置を提供
することにある。
ので、その目的とするところは、ＬＳＩの設計データか
ら荷電ビーム描画装置で受容できる描画データを高速で
作成することができ、且つブロック単位の設計データに
おける負荷のばらつきに起因するプロセッサの利用率の
低下を回避することができ、描画スループットの向上等
に寄与し得る荷電ビーム描画用データの作成装置を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、ブロッ
ク単位の設計データを並列処理で描画データに変換する
処理を高速化することにあり、そのための手段としてブ
ロック単位の設計データの負荷に応じた異なるプロセッ
サ段数の図形演算ユニットを用意することにある。
ク単位の設計データを並列処理で描画データに変換する
処理を高速化することにあり、そのための手段としてブ
ロック単位の設計データの負荷に応じた異なるプロセッ
サ段数の図形演算ユニットを用意することにある。
【００１２】即ち本発明は、ＬＳＩ設計データを小領域
のブロックに分割し、該分割されたブロック単位の設計
データを荷電ビーム描画装置に許容されるフォーマット
の描画データに変換する荷電ビーム描画用データの作成
装置において、所定の処理を行うプロセッサの任意の個
数からなり、ブロック単位の設計データを描画データに
変換する図形演算ユニットを複数個並列に設け、且つ各
々のユニットでプロセッサの直列接続段数を異ならせた
（一部にプロセッサ段数が同じものがあってもよい）図
形演算処理部と、ホスト計算機等から転送されたブロッ
ク単位の設計データの負荷（例えば、図形密度）に応じ
て最適な図形演算ユニットを選択し、該選択された図形
演算ユニットにブロック単位の設計データを分配するデ
ータ分配部と、図形演算処理部の各図形演算ユニットで
変換されたブロック単位の描画データを収集する結果収
集部とを具備してなることを特徴とする。
のブロックに分割し、該分割されたブロック単位の設計
データを荷電ビーム描画装置に許容されるフォーマット
の描画データに変換する荷電ビーム描画用データの作成
装置において、所定の処理を行うプロセッサの任意の個
数からなり、ブロック単位の設計データを描画データに
変換する図形演算ユニットを複数個並列に設け、且つ各
々のユニットでプロセッサの直列接続段数を異ならせた
（一部にプロセッサ段数が同じものがあってもよい）図
形演算処理部と、ホスト計算機等から転送されたブロッ
ク単位の設計データの負荷（例えば、図形密度）に応じ
て最適な図形演算ユニットを選択し、該選択された図形
演算ユニットにブロック単位の設計データを分配するデ
ータ分配部と、図形演算処理部の各図形演算ユニットで
変換されたブロック単位の描画データを収集する結果収
集部とを具備してなることを特徴とする。
【００１３】
【作用】本発明によれば、パイプライン構成或いは並列
処理構成の処理ユニットを複数個並列動作させて、ブロ
ック単位の設計データの複数個を同時に描画データに変
換するに際して、処理対象のブロックの図形数に最適な
図形演算ユニットが選択される。従って、図形演算ユニ
ットでの負荷のばらつきによるプロセッサの利用率の低
下が回避でき、処理ユニットの並列化の効果が最大限に
生きてくる。これにより、データ変換に要する時間を大
幅に短縮することができる。従って、非規則性ＬＳＩ設
計データに対して、高速でデータ変換を行うことがで
き、描画スループットの向上等に寄与することが可能と
なる。
処理構成の処理ユニットを複数個並列動作させて、ブロ
ック単位の設計データの複数個を同時に描画データに変
換するに際して、処理対象のブロックの図形数に最適な
図形演算ユニットが選択される。従って、図形演算ユニ
ットでの負荷のばらつきによるプロセッサの利用率の低
下が回避でき、処理ユニットの並列化の効果が最大限に
生きてくる。これにより、データ変換に要する時間を大
幅に短縮することができる。従って、非規則性ＬＳＩ設
計データに対して、高速でデータ変換を行うことがで
き、描画スループットの向上等に寄与することが可能と
なる。
【００１４】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１５】本実施例に係わる並列データ変換処理では
白黒反転（ＮＯＴ），重ね除去（ＯＲ）等の論理演算や
領域分割，ポリゴン等の分割演算等の高速処理を目標と
している。これらの処理では、データ空間を適当なメッ
シュ（ブロック）に切った場合、 (1) ブロック間で独立に処理が可能である。
白黒反転（ＮＯＴ），重ね除去（ＯＲ）等の論理演算や
領域分割，ポリゴン等の分割演算等の高速処理を目標と
している。これらの処理では、データ空間を適当なメッ
シュ（ブロック）に切った場合、 (1) ブロック間で独立に処理が可能である。
【００１６】(2) 処理結果の順序が変わっても、ブロッ
クに識別番号等を付加する等の手段で、容易に論理的に
再構成できる。 という特徴がある。これらの特徴を考慮して、本並列デ
ータ変換処理システムの構成を図１のように決めてあ
る。
クに識別番号等を付加する等の手段で、容易に論理的に
再構成できる。 という特徴がある。これらの特徴を考慮して、本並列デ
ータ変換処理システムの構成を図１のように決めてあ
る。
【００１７】図１は、本発明の一実施例に係わる描画デ
ータ作成装置の概略構成を示すブロック図である。全体
機能を３つに分け各機能を専用のユニット（プロセッサ
群）で処理する。即ち、データの分配を分配ユニット
（データ分配部）１０で、図形演算を複数の図形演算ユ
ニットからなる並列処理ユニット（図形演算処理部）20
で、処理結果の収集をマージユニット（結果収集部）３
０で処理する。ユニット間の処理はパイプライン的に実
行される。
ータ作成装置の概略構成を示すブロック図である。全体
機能を３つに分け各機能を専用のユニット（プロセッサ
群）で処理する。即ち、データの分配を分配ユニット
（データ分配部）１０で、図形演算を複数の図形演算ユ
ニットからなる並列処理ユニット（図形演算処理部）20
で、処理結果の収集をマージユニット（結果収集部）３
０で処理する。ユニット間の処理はパイプライン的に実
行される。
【００１８】分配ユニット１０は、ホスト計算機から転
送されたブロック単位の設計データを、並列処理ユニッ
ト２０内の複数の図形演算ユニット２０1 〜２０6 に分
配する。データの分配は、後述するように、ブロック内
の図形数に応じて最適な図形演算演算ユニット２０1 〜
２０6 を選択して転送する、という形で行われる。
送されたブロック単位の設計データを、並列処理ユニッ
ト２０内の複数の図形演算ユニット２０1 〜２０6 に分
配する。データの分配は、後述するように、ブロック内
の図形数に応じて最適な図形演算演算ユニット２０1 〜
２０6 を選択して転送する、という形で行われる。
【００１９】図形演算ユニット２０1 〜２１6 は、分配
ユニット１０から供給されたブロックデータ（ブロック
単位の設計データ）に図形演算処理を施し、結果をマー
ジユニット３０に出力する。図示のように図形演算ユニ
ット２０1 〜２０6 は複数個あっても、並列に動作す
る。また、ユニット内部の処理もパイプラインである。
各プロセッサがパイプラインステージを構成し、前後の
プロセッサとの通信及びプロセッサ内部での図形演算処
理を平行して行う。パイプステージ間ではブロック単位
でデータが移動する。
ユニット１０から供給されたブロックデータ（ブロック
単位の設計データ）に図形演算処理を施し、結果をマー
ジユニット３０に出力する。図示のように図形演算ユニ
ット２０1 〜２０6 は複数個あっても、並列に動作す
る。また、ユニット内部の処理もパイプラインである。
各プロセッサがパイプラインステージを構成し、前後の
プロセッサとの通信及びプロセッサ内部での図形演算処
理を平行して行う。パイプステージ間ではブロック単位
でデータが移動する。
【００２０】マージユニット３０は、図形演算ユニット
２０1 〜２０6 から処理結果を受けとり、ブロック単位
の描画データを１単位として出力する。マージユニット
３０の各プロセッサは図形演算ユニット２０1〜２０6
からの描画データの受け取りと次のプロセッサへの転送
を平行して行う。
２０1 〜２０6 から処理結果を受けとり、ブロック単位
の描画データを１単位として出力する。マージユニット
３０の各プロセッサは図形演算ユニット２０1〜２０6
からの描画データの受け取りと次のプロセッサへの転送
を平行して行う。
【００２１】図２は、本実施例で用いるプロセッサで図
形演算ユニットを構成し、ブロック内図形数に対するプ
ロセッサの最適段数を測定した結果である。この図か
ら、ブロック内図形数が増えるに伴い最適段数は２次関
数的に増加し、例えば図形数２００では約４段のパイプ
ラインが最適であることが分かる。
形演算ユニットを構成し、ブロック内図形数に対するプ
ロセッサの最適段数を測定した結果である。この図か
ら、ブロック内図形数が増えるに伴い最適段数は２次関
数的に増加し、例えば図形数２００では約４段のパイプ
ラインが最適であることが分かる。
【００２２】図３は、この測定結果から求めた図形演算
ユニット２０1 〜２０6 の各列の段数である。これらの
演算ユニットは６列用意する。各列毎に最適図形数（図
形数閾値（ｄ））と最適段数が示されている。
ユニット２０1 〜２０6 の各列の段数である。これらの
演算ユニットは６列用意する。各列毎に最適図形数（図
形数閾値（ｄ））と最適段数が示されている。
【００２３】前記図１において、図形演算ユニット２０
1 〜２０6 の段数は一定ではなく、右にいくほど増加し
ている。これらの演算ユニットにその段数にあった最適
な負荷を持つブロックデータを転送して、最も効率の良
い処理を得るのが本発明の特徴である。なお、本実施例
で使う設計データのブロック内図形数は、経験的に０〜
３００個の範囲で一様分布することが分かっている。
1 〜２０6 の段数は一定ではなく、右にいくほど増加し
ている。これらの演算ユニットにその段数にあった最適
な負荷を持つブロックデータを転送して、最も効率の良
い処理を得るのが本発明の特徴である。なお、本実施例
で使う設計データのブロック内図形数は、経験的に０〜
３００個の範囲で一様分布することが分かっている。
【００２４】図４に、図１の分配ユニット１０のうち＃
１〜＃５に対応するプロセッサのプロセス構成を示す。
ホスト計算機（制御装置）或いは直前のプロセッサから
ブロックデータを受けとる入力プロセス４１、直後のプ
ロセッサにブロックデータを渡す転送プロセス４２、演
算ユニットにデータを渡す出力プロセス４３、及びこれ
らを制御する通信制御プロセス４４からなる。また、図
５には図１の分配ユニット１０のうち＃６に対応するプ
ロセッサのプロセス構成を示す。ここでは、直後のプロ
セッサにブロックデータを渡す転送プロセス４３が省略
されている。
１〜＃５に対応するプロセッサのプロセス構成を示す。
ホスト計算機（制御装置）或いは直前のプロセッサから
ブロックデータを受けとる入力プロセス４１、直後のプ
ロセッサにブロックデータを渡す転送プロセス４２、演
算ユニットにデータを渡す出力プロセス４３、及びこれ
らを制御する通信制御プロセス４４からなる。また、図
５には図１の分配ユニット１０のうち＃６に対応するプ
ロセッサのプロセス構成を示す。ここでは、直後のプロ
セッサにブロックデータを渡す転送プロセス４３が省略
されている。
【００２５】図６は、＃１〜＃５に対応するプロセッサ
のプロセス動作を示すフローチャートである。ステップ
Ｓ１で入力プロセスがレディかどうかをチェックし、ス
テップＳ２で入力を行う。その後は、ステップＳ３で出
力プロセスのレディをチェックし、レディならば更にス
テップＳ４でブロック内の図形数が基準値（ｄ）以下か
を調べる。基準値以下の場合は、ステップＳ５で図形演
算ユニットにブロックデータを出力する。基準値を越え
ていた場合は、或いはステップＳ３で出力プロセスがレ
ディでない場合は、ステップＳ６に進み転送プロセスが
レディかチェックし、ステップＳ７でブロックデータを
直後のプロセッサに転送する。転送プロセスがレディで
ない場合、ステップＳ３に戻る。
のプロセス動作を示すフローチャートである。ステップ
Ｓ１で入力プロセスがレディかどうかをチェックし、ス
テップＳ２で入力を行う。その後は、ステップＳ３で出
力プロセスのレディをチェックし、レディならば更にス
テップＳ４でブロック内の図形数が基準値（ｄ）以下か
を調べる。基準値以下の場合は、ステップＳ５で図形演
算ユニットにブロックデータを出力する。基準値を越え
ていた場合は、或いはステップＳ３で出力プロセスがレ
ディでない場合は、ステップＳ６に進み転送プロセスが
レディかチェックし、ステップＳ７でブロックデータを
直後のプロセッサに転送する。転送プロセスがレディで
ない場合、ステップＳ３に戻る。
【００２６】このプロセス動作を通じて、ブロック内デ
ータ数に最適なブロックデータのみが図形演算ユニット
に送られる。また、ｄの値は、図３から、＃１が５０，
＃２が１００，＃３が１５０，＃４が２００，＃５が２
５０に各々設定される。
ータ数に最適なブロックデータのみが図形演算ユニット
に送られる。また、ｄの値は、図３から、＃１が５０，
＃２が１００，＃３が１５０，＃４が２００，＃５が２
５０に各々設定される。
【００２７】図７は、＃６に対応するプロセッサのプロ
セス動作を示すフローチャートである。図６の場合とは
異なり、ステップＳ１とステップＳ２でブロックデータ
が入力された後、ステップＳ３で出力プロセスのレディ
を確認した後、無条件でステップＳ４で出力する。既に
ブロックデータ数が２５０個以下のブロックデータは前
の図形演算ユニットで処理されているから、ここで出力
されるのは２５０〜３００個のブロックデータのみであ
る。
セス動作を示すフローチャートである。図６の場合とは
異なり、ステップＳ１とステップＳ２でブロックデータ
が入力された後、ステップＳ３で出力プロセスのレディ
を確認した後、無条件でステップＳ４で出力する。既に
ブロックデータ数が２５０個以下のブロックデータは前
の図形演算ユニットで処理されているから、ここで出力
されるのは２５０〜３００個のブロックデータのみであ
る。
【００２８】図８は、本実施例によるデータ処理時間を
従来例と比較して示す図である。本実施例での処理時間
を１００として、その相対値で表示してある。本実施例
で図形演算ユニットに使われたプロセッサの数は２５個
である。これに対し、従来方式１では、６列全てを９段
のパイプラインで構成し、合計５４個のプロセッサを使
った。この両者の処理時間は殆ど変っていない。これ
は、従来方式１の場合、各列のユニット数が１ブロック
の最大の図形数に対応したものとなっており、図形数の
少ないブロックに対しては無駄なプロセッサが存在する
ためである。
従来例と比較して示す図である。本実施例での処理時間
を１００として、その相対値で表示してある。本実施例
で図形演算ユニットに使われたプロセッサの数は２５個
である。これに対し、従来方式１では、６列全てを９段
のパイプラインで構成し、合計５４個のプロセッサを使
った。この両者の処理時間は殆ど変っていない。これ
は、従来方式１の場合、各列のユニット数が１ブロック
の最大の図形数に対応したものとなっており、図形数の
少ないブロックに対しては無駄なプロセッサが存在する
ためである。
【００２９】また、従来方式２では６列全てを４段で構
成し、演算ユニットに本実施例と略同数の２４個を使っ
た。しかし、処理時間は約３倍に増えている。これは、
従来方式２の場合、４段のプロセッサでは図形数の多い
ブロックに対して最適段数よりも少ないものとなり、該
ブロックに対する処理時間が長くなるためである。以上
のことから、本実施例によれば、プロセッサの利用効率
を高めデータ変換の高速化が可能であることが分かる。
成し、演算ユニットに本実施例と略同数の２４個を使っ
た。しかし、処理時間は約３倍に増えている。これは、
従来方式２の場合、４段のプロセッサでは図形数の多い
ブロックに対して最適段数よりも少ないものとなり、該
ブロックに対する処理時間が長くなるためである。以上
のことから、本実施例によれば、プロセッサの利用効率
を高めデータ変換の高速化が可能であることが分かる。
【００３０】このように本実施例によれば、パイプライ
ン構成の図形演算ユニットをそれぞれプロセッサの段数
が異なるように構成しているので、ブロック内の図形数
に応じて最適な図形演算ユニットを選択することがで
き、これにより全体としてのデータ処理時間を長くする
ことなく、プロセッサの個数を減らすことができる。逆
に言えば、プロセッサの個数を増やすことなく、処理時
間の短縮化をはかることができる。従って、非規則性Ｌ
ＳＩパターンに対しても、高速でデータ変換を行うこと
ができ、描画スループットの向上をはかることができ
る。
ン構成の図形演算ユニットをそれぞれプロセッサの段数
が異なるように構成しているので、ブロック内の図形数
に応じて最適な図形演算ユニットを選択することがで
き、これにより全体としてのデータ処理時間を長くする
ことなく、プロセッサの個数を減らすことができる。逆
に言えば、プロセッサの個数を増やすことなく、処理時
間の短縮化をはかることができる。従って、非規則性Ｌ
ＳＩパターンに対しても、高速でデータ変換を行うこと
ができ、描画スループットの向上をはかることができ
る。
【００３１】なお、本発明は上述した実施例に限定され
るものではない。実施例では図形演算ユニットを異なる
処理を行うプロセッサを複数個直列接続したパイプライ
ン構成としたが、同じ処理を行うプロセッサを複数個直
列接続した並列構成としてもよい。さらに、パイプライ
ン構成の図形演算ユニットと並列処理構成の図形演算ユ
ニットを組み合わせて用いることも可能である。
るものではない。実施例では図形演算ユニットを異なる
処理を行うプロセッサを複数個直列接続したパイプライ
ン構成としたが、同じ処理を行うプロセッサを複数個直
列接続した並列構成としてもよい。さらに、パイプライ
ン構成の図形演算ユニットと並列処理構成の図形演算ユ
ニットを組み合わせて用いることも可能である。
【００３２】また、ブロック単位の設計データとは対象
電子ビーム描画装置において、１回のステップ＆リピー
ト中に描画する単位（１メインフィールド又はサブフィ
ールド）と考えることもできる。さらに、ステージ連続
移動方式の電子ビーム描画装置において、１回のステー
ジ連続移動中に描画する単位（１フレーム）としてもよ
い。また、ＬＳＩパターンデータが階層的に表現されて
いる場合、上記データ空間を階層的に表現された１階層
（最下位層に限らない）の構成単位とすればよい。さら
に、電子ビーム描画装置が２段偏向方式の場合、前記ブ
ロック単位のデータをいずれか一方の偏向領域に相当す
る単位とすればよい。
電子ビーム描画装置において、１回のステップ＆リピー
ト中に描画する単位（１メインフィールド又はサブフィ
ールド）と考えることもできる。さらに、ステージ連続
移動方式の電子ビーム描画装置において、１回のステー
ジ連続移動中に描画する単位（１フレーム）としてもよ
い。また、ＬＳＩパターンデータが階層的に表現されて
いる場合、上記データ空間を階層的に表現された１階層
（最下位層に限らない）の構成単位とすればよい。さら
に、電子ビーム描画装置が２段偏向方式の場合、前記ブ
ロック単位のデータをいずれか一方の偏向領域に相当す
る単位とすればよい。
【００３３】また、本発明は電子ビーム描画装置に限ら
ず、イオンビーム描画装置に適用できるのは勿論のこと
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
ず、イオンビーム描画装置に適用できるのは勿論のこと
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
【００３４】
【発明の効果】以上詳述したように本発明によれば、プ
ロセッサの個数の異なるパイプライン構成或いは並列処
理構成の処理ユニットを複数個並列動作させ、且つブロ
ック単位の設計データの図形数に応じて最適な処理ユニ
ットを選択してデータ変換を行うことにより、プロセッ
サの個数を増やすことなくデータ変換に要する時間を短
縮することができる。従って、非規則性ＬＳＩ設計デー
タに対しても、高速でデータ変換を行うことができ、描
画スループットの向上をはかることができる。
ロセッサの個数の異なるパイプライン構成或いは並列処
理構成の処理ユニットを複数個並列動作させ、且つブロ
ック単位の設計データの図形数に応じて最適な処理ユニ
ットを選択してデータ変換を行うことにより、プロセッ
サの個数を増やすことなくデータ変換に要する時間を短
縮することができる。従って、非規則性ＬＳＩ設計デー
タに対しても、高速でデータ変換を行うことができ、描
画スループットの向上をはかることができる。
【図１】本発明の一実施例に係わるデータ作成装置の概
略構成を示すブロック図、
略構成を示すブロック図、
【図２】ブロック内図形密度と演算ユニットの最適段数
との関係を示す特性図、
との関係を示す特性図、
【図３】並列処理ユニットの列毎のプロセッサ段数を示
す図、
す図、
【図４】＃１〜＃５の分配ユニットの構成を示す模式
図、
図、
【図５】＃６の分配ユニットの構成を示す模式図、
【図６】＃１〜＃５の分配ユニットの動作を説明するた
めのフローチャート、
めのフローチャート、
【図７】＃６の分配ユニットの動作を説明するためのフ
ローチャート、
ローチャート、
【図８】本実施例によるデータ処理時間を従来例と比較
して示す図、
して示す図、
【図９】パイプライン方式の従来例を示すブロック図、
【図１０】並列処理方式の従来例を示すブロック図。
１０…分配ユニット（データ分配部）、 ２０…並列処理ユニット（図形演算処理部）、 ２０1 〜２０6 …図形演算ユニット、 ３０…マージユニット（結果収集部）、 ４１…入力プロセス、 ４２…出力プロセス、 ４３…転送プロセス、 ４４…通信制御プロセス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−159014（ＪＰ，Ａ) 特開 平３−74836（ＪＰ，Ａ) 特開 平３−175613（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 7/20 G06F 17/50
Claims (3)
- 【請求項１】ＬＳＩ設計データを小領域のブロックに分
割し、該分割されたブロック単位の設計データを荷電ビ
ーム描画装置に許容されるフォーマットの描画データに
変換する荷電ビーム描画用データ作成装置において、 所定の処理を行うプロセッサの任意の個数からなり、ブ
ロック単位の設計データを描画データに変換する図形演
算ユニットを複数個並列に設け、且つ少なくとも１つの
ユニットでプロセッサの直列接続段数を他のユニットと
は異ならせた図形演算処理部と、 ブロック単位の設計データを入力し、該設計データの負
荷に応じた最適な図形演算ユニットを選択し、該選択さ
れた図形演算ユニットにブロック単位の設計データを分
配するデータ分配部と、 前記図形演算処理部の各図形演算ユニットで変換された
ブロック単位の描画データを収集する結果収集部とを具
備してなることを特徴とする荷電ビーム描画用データ作
成装置。 - 【請求項２】ＬＳＩ設計データの所定のデータ空間を互
いに相関のない小領域のブロックに分割し、該分割され
たブロック単位の設計データを荷電ビーム描画装置に許
容されるフォーマットの描画データに変換する荷電ビー
ム描画用データの作成装置において、 異なる処理を行うプロセッサの任意の個数を直列接続し
てなり、ブロック単位の設計データを描画データに変換
するパイプライン構成の図形演算ユニットをＮ個並列に
設け、且つ少なくとも１つのユニットでプロセッサの段
数を他のユニットとは異ならせた図形演算処理部と、 ブロック単位の設計データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算ユニットにそれぞれ接続してな
り、ホスト計算機から転送されたブロック単位の設計デ
ータを、該ブロック内の図形密度に応じて最適な図形演
算ユニットに転送するデータ分配部と、 ブロック単位の描画データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算ユニットにそれぞれ接続してな
り、各図形演算ユニットで変換されたブロック単位の描
画データを合成して外部に転送する結果収集部とを具備
してなることを特徴とする荷電ビーム描画用データ作成
装置。 - 【請求項３】ＬＳＩ設計データの所定のデータ空間を互
いに相関のない小領域のブロックに分割し、該分割され
たブロック単位の設計データを荷電ビーム描画装置に許
容されるフォーマットの描画データに変換する荷電ビー
ム描画用データの作成装置において、 同じ処理を行うプロセッサの任意の個数を直列接続して
なり、ブロック単位の設計データを描画データに変換す
る並列構成の図形演算ユニットをＮ個並列に設け、且つ
少なくとも１つのユニットでプロセッサの段数を他のユ
ニットとは異ならせた図形演算処理部と、 ブロック単位の設計データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算ユニットにそれぞれ接続してな
り、ホスト計算機から転送されたブロック単位の設計デ
ータを、該ブロック内の図形密度に応じて最適な図形演
算ユニットに転送するデータ分配部と、 ブロック単位の描画データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算クラスタにそれぞれ接続してな
り、各図形演算ユニットで変換されたブロック単位の描
画データを合成して外部に転送する結果収集部とを具備
してなることを特徴とする荷電ビーム描画用データ作成
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278713A JP3071899B2 (ja) | 1991-09-30 | 1991-09-30 | 荷電ビーム描画用データ作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278713A JP3071899B2 (ja) | 1991-09-30 | 1991-09-30 | 荷電ビーム描画用データ作成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590141A JPH0590141A (ja) | 1993-04-09 |
| JP3071899B2 true JP3071899B2 (ja) | 2000-07-31 |
Family
ID=17601158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278713A Expired - Fee Related JP3071899B2 (ja) | 1991-09-30 | 1991-09-30 | 荷電ビーム描画用データ作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071899B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936642A (en) * | 1996-03-29 | 1999-08-10 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| US6008822A (en) * | 1996-03-19 | 1999-12-28 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| JP4814716B2 (ja) | 2006-07-26 | 2011-11-16 | 株式会社ニューフレアテクノロジー | 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法 |
| JP5305601B2 (ja) * | 2007-03-07 | 2013-10-02 | 株式会社ニューフレアテクノロジー | 描画装置内の演算処理装置の割当て方法 |
| JP5232429B2 (ja) * | 2007-09-27 | 2013-07-10 | 株式会社ニューフレアテクノロジー | 描画装置及び描画方法 |
| JP5148233B2 (ja) * | 2007-09-27 | 2013-02-20 | 株式会社ニューフレアテクノロジー | 描画装置及び描画方法 |
| JP5302606B2 (ja) * | 2008-09-18 | 2013-10-02 | 株式会社ニューフレアテクノロジー | 荷電粒子ビーム描画装置および荷電粒子ビーム描画方法 |
| JP5403744B2 (ja) * | 2009-08-19 | 2014-01-29 | 株式会社ニューフレアテクノロジー | 荷電粒子ビーム描画装置、荷電粒子ビーム描画方法、および、荷電粒子ビーム描画用データの処理装置 |
| JP6690216B2 (ja) * | 2015-12-10 | 2020-04-28 | 株式会社ニューフレアテクノロジー | データ処理方法、データ処理プログラム、荷電粒子ビーム描画方法、及び荷電粒子ビーム描画装置 |
-
1991
- 1991-09-30 JP JP3278713A patent/JP3071899B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590141A (ja) | 1993-04-09 |
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