JPH04360262A - 並列シミュレーション手法及び装置 - Google Patents
並列シミュレーション手法及び装置Info
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- JPH04360262A JPH04360262A JP3135198A JP13519891A JPH04360262A JP H04360262 A JPH04360262 A JP H04360262A JP 3135198 A JP3135198 A JP 3135198A JP 13519891 A JP13519891 A JP 13519891A JP H04360262 A JPH04360262 A JP H04360262A
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- 238000004088 simulation Methods 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims description 23
- 238000004364 calculation method Methods 0.000 claims abstract description 32
- 238000004891 communication Methods 0.000 claims abstract description 12
- 238000012545 processing Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 12
- 238000004458 analytical method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Complex Calculations (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は並列シミュレーション技
術に係り、特に回路等の大規模なシステムの並列シミュ
レーションを高速に行なう並列シミュレーション手法及
び装置に関する。近年のＶＬＳＩ回路の発展に伴い、回
路の大規模化が進み、その結果大規模な回路を高速にシ
ミュレーションできる技術が必要とされている。
術に係り、特に回路等の大規模なシステムの並列シミュ
レーションを高速に行なう並列シミュレーション手法及
び装置に関する。近年のＶＬＳＩ回路の発展に伴い、回
路の大規模化が進み、その結果大規模な回路を高速にシ
ミュレーションできる技術が必要とされている。
【０００２】
【従来の技術】高速な回路シミュレーション技術として
、並列計算機を用いた並列回路シミュレーション手法が
ある。従来用いられている並列回路シミュレーション手
法の１つとしては、回路を並列計算機の並列度（並列計
算機のプロセッサ数）に応じた個数の部分回路に分割し
、その結果得られた部分回路を各プロセッサに割り当て
、ブロック−ガウス−ザイデル法やブロック−ガウス−
ヤコビ法を用いて解析する手法がある。
、並列計算機を用いた並列回路シミュレーション手法が
ある。従来用いられている並列回路シミュレーション手
法の１つとしては、回路を並列計算機の並列度（並列計
算機のプロセッサ数）に応じた個数の部分回路に分割し
、その結果得られた部分回路を各プロセッサに割り当て
、ブロック−ガウス−ザイデル法やブロック−ガウス−
ヤコビ法を用いて解析する手法がある。
【０００３】回路方程式が次式で与えられているとする
。 Ｆ（ｘ１ 、ｘ２ 、ｘ３ 、…、ｘｎ ）＝０
…（１）ここで、ｘｉ （ｉ＝１、…、ｎ）は回路の電
圧或いは電流である。回路全体をｎ個の部分回路（ブロ
ック回路）に回路分割を行なうことにより、各部分回路
の回路方程式は、次式で表される。
。 Ｆ（ｘ１ 、ｘ２ 、ｘ３ 、…、ｘｎ ）＝０
…（１）ここで、ｘｉ （ｉ＝１、…、ｎ）は回路の電
圧或いは電流である。回路全体をｎ個の部分回路（ブロ
ック回路）に回路分割を行なうことにより、各部分回路
の回路方程式は、次式で表される。
【０００４】
Ｆ１ （ｘ１ 、ｘ２ 、ｘ３ 、…、ｘｎ ）＝
０ Ｆ２ （ｘ１ 、ｘ２ 、ｘ３ 、…、ｘｎ ）
＝０ ：
： Ｆｎ （ｘ１ 、ｘ２ 、ｘ３ 、…、
ｘｎ ）＝０
…（２）ブロック−ガウス−ヤコビ法は、近
似解（ｘ１ （ｋ） 、ｘ２ （ｋ） 、ｘ３ （ｋ）
、…、ｘｎ （ｋ） ）から次式の連立方程式を用い
て新しい近似解（ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１
） 、ｘ３ （ｋ＋１） 、…、ｘｎ （ｋ＋１） ）
を求め、この計算をある収束条件を満たすまで繰り返す
ことにより、近似解を求める手法である。ここで、ｋは
繰り返し回数である。
０ Ｆ２ （ｘ１ 、ｘ２ 、ｘ３ 、…、ｘｎ ）
＝０ ：
： Ｆｎ （ｘ１ 、ｘ２ 、ｘ３ 、…、
ｘｎ ）＝０
…（２）ブロック−ガウス−ヤコビ法は、近
似解（ｘ１ （ｋ） 、ｘ２ （ｋ） 、ｘ３ （ｋ）
、…、ｘｎ （ｋ） ）から次式の連立方程式を用い
て新しい近似解（ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１
） 、ｘ３ （ｋ＋１） 、…、ｘｎ （ｋ＋１） ）
を求め、この計算をある収束条件を満たすまで繰り返す
ことにより、近似解を求める手法である。ここで、ｋは
繰り返し回数である。
【０００５】
Ｆ１ （ｘ１ （ｋ＋１） 、ｘ２ （ｋ） 、ｘ
３ （ｋ） 、…、ｘｎ （ｋ） ）＝０ Ｆ２ （
ｘ１ （ｋ） 、ｘ２ （ｋ＋１） 、ｘ３ （ｋ）
、…、ｘｎ （ｋ） ）＝０ ：
： Ｆｎ （ｘ
１ （ｋ） 、ｘ２ （ｋ） 、ｘ３ （ｋ） 、…、
ｘｎ （ｋ＋１） ）＝０ …（３）これに
対し、ブロック−ガウス−ザイデル法は新しい近似解（
ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１） 、ｘ３ （ｋ
＋１） 、…、ｘｎ （ｋ＋１） ）を次式で表される
連立方程式を解くことにより求める反復法である。
３ （ｋ） 、…、ｘｎ （ｋ） ）＝０ Ｆ２ （
ｘ１ （ｋ） 、ｘ２ （ｋ＋１） 、ｘ３ （ｋ）
、…、ｘｎ （ｋ） ）＝０ ：
： Ｆｎ （ｘ
１ （ｋ） 、ｘ２ （ｋ） 、ｘ３ （ｋ） 、…、
ｘｎ （ｋ＋１） ）＝０ …（３）これに
対し、ブロック−ガウス−ザイデル法は新しい近似解（
ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１） 、ｘ３ （ｋ
＋１） 、…、ｘｎ （ｋ＋１） ）を次式で表される
連立方程式を解くことにより求める反復法である。
【０００６】
Ｆ１ （ｘ１ （ｋ＋１） 、ｘ２ （ｋ） 、ｘ
３ （ｋ） 、…、ｘｎ （ｋ） ）＝０ Ｆ２ （
ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１） 、ｘ３ （ｋ
） 、…、ｘｎ （ｋ） ）＝０
： ：
Ｆｎ （ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１） 、
ｘ３ （ｋ＋１） 、…、ｘｎ （ｋ＋１） ）＝０…
（４）
３ （ｋ） 、…、ｘｎ （ｋ） ）＝０ Ｆ２ （
ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１） 、ｘ３ （ｋ
） 、…、ｘｎ （ｋ） ）＝０
： ：
Ｆｎ （ｘ１ （ｋ＋１） 、ｘ２ （ｋ＋１） 、
ｘ３ （ｋ＋１） 、…、ｘｎ （ｋ＋１） ）＝０…
（４）
【０００７】
【発明が解決しようとする課題】何れの手法でも、新し
い近似解の計算に前回の反復計算の結果を用いて行なっ
ているため、１回の反復計算が全てのプロセッサにおい
て終了するのを待ってから次の計算を実行する必要があ
った。例えば、ｎ個のプロセッサを有する並列計算機を
用いて並列回路シミュレーションを行なう場合、通常ブ
ロック−ガウス−ザイデル法が使用されるが、この場合
、図４に示す各プロセッサの状態のように、各反復計算
毎に同期を取る必要があり、全体の処理時間は最も計算
時間のかかるブロックによって左右されている。
い近似解の計算に前回の反復計算の結果を用いて行なっ
ているため、１回の反復計算が全てのプロセッサにおい
て終了するのを待ってから次の計算を実行する必要があ
った。例えば、ｎ個のプロセッサを有する並列計算機を
用いて並列回路シミュレーションを行なう場合、通常ブ
ロック−ガウス−ザイデル法が使用されるが、この場合
、図４に示す各プロセッサの状態のように、各反復計算
毎に同期を取る必要があり、全体の処理時間は最も計算
時間のかかるブロックによって左右されている。
【０００８】従って、各部分回路毎の計算時間が異なる
場合、速く計算を終了したプロセッサは最後のプロセッ
サの計算が終了するまで待たなくてはならず、一部のプ
ロセッサに待ち状態が生じ、十分な速度性能を得ること
ができないという問題があった。本発明は、回路等の大
規模なシステムの並列シミュレーションにおいて、均等
な付加分散を容易に行ない、並列度に応じた高速性を持
つ並列シミュレーション手法及び装置を提供することを
目的とする。
場合、速く計算を終了したプロセッサは最後のプロセッ
サの計算が終了するまで待たなくてはならず、一部のプ
ロセッサに待ち状態が生じ、十分な速度性能を得ること
ができないという問題があった。本発明は、回路等の大
規模なシステムの並列シミュレーションにおいて、均等
な付加分散を容易に行ない、並列度に応じた高速性を持
つ並列シミュレーション手法及び装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。上記課題を解決するために、本発明は、相互
に接続された複数のプロセッサＰＥ１〜ＰＥｎを備える
マルチプロセッサシステムで構成され、回路方程式等の
大規模システムの連立方程式をブロックに分割して各プ
ロセッサを割り当て反復して求解する並列シミュレーシ
ョン装置であって、前記各プロセッサＰＥｉ（ｉ＝１、
…、ｎ）は、割り当てられたブロック以外のブロックに
含まれる変数を入力変数として保持し他のプロセッサか
ら新たに転送されてきた時に更新する入力変数保持手段
ＶＳｉと、前記入力変数保持手段ＶＳｉの変数を基に割
り当てられたブロックに含まれる変数の値を決定する演
算手段ＡＵｉと、前記演算手段ＡＵｉの結果を他のプロ
セッサに送信する通信手段ＴＵｉと、前記入力変数保持
手段ＶＳｉの内容が１つ前の繰り返し時の内容と変化し
ているか否かを判断する判断手段ＤＵｉ、或いは前記入
力変数保持手段ＶＳｉの内容と１つ前の繰り返し時の内
容との変化量を所定の条件値と比較する比較手段ＣＵｉ
とを有して構成する。
図である。上記課題を解決するために、本発明は、相互
に接続された複数のプロセッサＰＥ１〜ＰＥｎを備える
マルチプロセッサシステムで構成され、回路方程式等の
大規模システムの連立方程式をブロックに分割して各プ
ロセッサを割り当て反復して求解する並列シミュレーシ
ョン装置であって、前記各プロセッサＰＥｉ（ｉ＝１、
…、ｎ）は、割り当てられたブロック以外のブロックに
含まれる変数を入力変数として保持し他のプロセッサか
ら新たに転送されてきた時に更新する入力変数保持手段
ＶＳｉと、前記入力変数保持手段ＶＳｉの変数を基に割
り当てられたブロックに含まれる変数の値を決定する演
算手段ＡＵｉと、前記演算手段ＡＵｉの結果を他のプロ
セッサに送信する通信手段ＴＵｉと、前記入力変数保持
手段ＶＳｉの内容が１つ前の繰り返し時の内容と変化し
ているか否かを判断する判断手段ＤＵｉ、或いは前記入
力変数保持手段ＶＳｉの内容と１つ前の繰り返し時の内
容との変化量を所定の条件値と比較する比較手段ＣＵｉ
とを有して構成する。
【００１０】尚、本発明の第１の特徴は、前記各プロセ
ッサＰＥｉが、前記入力変数保持手段ＶＳｉの内容が他
のプロセッサから転送されて各ブロックに対する全ての
新しい入力変数の値により更新されるのを待たずに、新
たに更新された値と既に保持している値から、前記演算
手段ＡＵｉにより各ブロックに含まれる変数の値を決定
し、前記通信手段ＡＴｉにより新たに得られた変数を該
プロセッサ以外のプロセッサに送信する処理を、繰り返
し実行することによりシステム全体の変数の近似解を求
めることである。
ッサＰＥｉが、前記入力変数保持手段ＶＳｉの内容が他
のプロセッサから転送されて各ブロックに対する全ての
新しい入力変数の値により更新されるのを待たずに、新
たに更新された値と既に保持している値から、前記演算
手段ＡＵｉにより各ブロックに含まれる変数の値を決定
し、前記通信手段ＡＴｉにより新たに得られた変数を該
プロセッサ以外のプロセッサに送信する処理を、繰り返
し実行することによりシステム全体の変数の近似解を求
めることである。
【００１１】また、本発明の第２の特徴は、請求項２に
記載の並列シミュレーション装置において、前記判断手
段ＤＵｉにより何れの変数も変化していない場合には、
新しい値に更新されるまで待機することである。本発明
の第３の特徴は、請求項２に記載の並列シミュレーショ
ン装置において、前記比較手段ＣＵｉにより変化量が条
件値以下である場合には、条件値を越える内容に更新さ
れるまで待機し、全ての変数が更新された場合には、比
較手段の結果に関わらず処理を行なうことである。
記載の並列シミュレーション装置において、前記判断手
段ＤＵｉにより何れの変数も変化していない場合には、
新しい値に更新されるまで待機することである。本発明
の第３の特徴は、請求項２に記載の並列シミュレーショ
ン装置において、前記比較手段ＣＵｉにより変化量が条
件値以下である場合には、条件値を越える内容に更新さ
れるまで待機し、全ての変数が更新された場合には、比
較手段の結果に関わらず処理を行なうことである。
【００１２】本発明の第４の特徴は、請求項２、３、ま
たは４に記載の並列シミュレーション装置において、前
記プロセッサ数は分割されたブロック数より少なく、前
記各プロセッサには複数のブロックが割り当てられるこ
とである。本発明の第５の特徴は、請求項５に記載の並
列シミュレーション装置において、前記各プロセッサは
、互いに隣接する複数のプロセッサが割り当てられるこ
とである。
たは４に記載の並列シミュレーション装置において、前
記プロセッサ数は分割されたブロック数より少なく、前
記各プロセッサには複数のブロックが割り当てられるこ
とである。本発明の第５の特徴は、請求項５に記載の並
列シミュレーション装置において、前記各プロセッサは
、互いに隣接する複数のプロセッサが割り当てられるこ
とである。
【００１３】更に、本発明の第６の特徴は、請求項５ま
たは６に記載の並列シミュレーション装置において、前
記各プロセッサは、前記入力変数保持手段の内容と１つ
前の繰り返し時の内容との変化量が最も大きいブロック
から順に処理することである。
たは６に記載の並列シミュレーション装置において、前
記各プロセッサは、前記入力変数保持手段の内容と１つ
前の繰り返し時の内容との変化量が最も大きいブロック
から順に処理することである。
【００１４】
【作用】本発明の第１、第２、第３の特徴の並列シミュ
レーション装置では、図１の如く、各プロセッサＰＥｉ
は、入力変数保持手段ＶＳｉの内容が他のプロセッサか
ら転送されて各ブロックに対する全ての新しい入力変数
の値により更新されるのを待たずに、入力変数保持手段
ＶＳｉの新たに更新された値と既に保持している値から
、演算手段ＡＵｉにより各ブロックに含まれる変数の値
を決定し、通信手段ＡＴｉにより新たに得られた変数を
該プロセッサ以外のプロセッサに送信するという一連の
処理を、繰り返し実行することによりシステム全体の変
数の近似解を求めるようにしている。
レーション装置では、図１の如く、各プロセッサＰＥｉ
は、入力変数保持手段ＶＳｉの内容が他のプロセッサか
ら転送されて各ブロックに対する全ての新しい入力変数
の値により更新されるのを待たずに、入力変数保持手段
ＶＳｉの新たに更新された値と既に保持している値から
、演算手段ＡＵｉにより各ブロックに含まれる変数の値
を決定し、通信手段ＡＴｉにより新たに得られた変数を
該プロセッサ以外のプロセッサに送信するという一連の
処理を、繰り返し実行することによりシステム全体の変
数の近似解を求めるようにしている。
【００１５】従って、各ブロックに含まれる変数値の計
算に対して初期近似解として既知の値を用いることによ
り、各プロセッサＰＥｉの待ち時間を無くすことができ
、効率良く高速に並列シミュレーションを実行できる。 また、第４、第５、第６の特徴の並列シミュレーション
装置では、更に、個々のプロセッサに対し複数のブロッ
クを割り当て、その中から最も有効なブロックに対して
反復計算を実行することにより、無駄な反復計算を無く
すことができ、均等な付加分散が容易に行なえ、並列度
に応じた高速な並列シミュレーションを実行できる。
算に対して初期近似解として既知の値を用いることによ
り、各プロセッサＰＥｉの待ち時間を無くすことができ
、効率良く高速に並列シミュレーションを実行できる。 また、第４、第５、第６の特徴の並列シミュレーション
装置では、更に、個々のプロセッサに対し複数のブロッ
クを割り当て、その中から最も有効なブロックに対して
反復計算を実行することにより、無駄な反復計算を無く
すことができ、均等な付加分散が容易に行なえ、並列度
に応じた高速な並列シミュレーションを実行できる。
【００１６】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図１に本発明の実施例を示す。図１（ａ）は本発明に係
る並列シミュレーション装置の構成図を、図１（ｂ）は
各プロセッサの構成図を示したものである。図１（ａ）
に示す本実施例の構成は、いわゆるマルチプロセッサシ
ステムの構成であり、複数のプロセッサＰＥ１〜ＰＥｎ
が２次元格子状に接続されており、ネットワークを介し
て任意のプロセッサと通信できるようになっている。
説明する。 第１実施例 図１に本発明の実施例を示す。図１（ａ）は本発明に係
る並列シミュレーション装置の構成図を、図１（ｂ）は
各プロセッサの構成図を示したものである。図１（ａ）
に示す本実施例の構成は、いわゆるマルチプロセッサシ
ステムの構成であり、複数のプロセッサＰＥ１〜ＰＥｎ
が２次元格子状に接続されており、ネットワークを介し
て任意のプロセッサと通信できるようになっている。
【００１７】また各プロセッサＰＥｉ（ｉ＝１、…、ｎ
）は、図１（ｂ）に示すように、割り当てられたブロッ
ク以外のブロックに含まれる変数を入力変数として保持
し他のプロセッサから新たに転送されてきた時に更新す
る入力変数保持手段ＶＳｉと、入力変数保持手段ＶＳｉ
の変数を基に割り当てられたブロックに含まれる変数の
値を決定する演算手段ＡＵｉと、演算手段ＡＵｉの結果
を他のプロセッサに送信する通信手段ＴＵｉと、前記入
力変数保持手段ＶＳｉの内容が１つ前の繰り返し時の内
容と変化しているか否かを判断する判断手段ＤＵｉとか
ら構成されている。
）は、図１（ｂ）に示すように、割り当てられたブロッ
ク以外のブロックに含まれる変数を入力変数として保持
し他のプロセッサから新たに転送されてきた時に更新す
る入力変数保持手段ＶＳｉと、入力変数保持手段ＶＳｉ
の変数を基に割り当てられたブロックに含まれる変数の
値を決定する演算手段ＡＵｉと、演算手段ＡＵｉの結果
を他のプロセッサに送信する通信手段ＴＵｉと、前記入
力変数保持手段ＶＳｉの内容が１つ前の繰り返し時の内
容と変化しているか否かを判断する判断手段ＤＵｉとか
ら構成されている。
【００１８】以下、数値シミュレーションの対象システ
ムとして大規模な電気回路を考え、電気回路をｎ個の部
分回路（ブロック）に分割して並列に回路シミュレーシ
ョンする時の例を説明する。本実施例の並列シミュレー
ション方式では、各プロセッサＰＥｉに割り当てられた
部分回路ＢＣｉに含まれる変数の新しい近似解ｘｉ（ｋ
＋１）を、次式から求める。
ムとして大規模な電気回路を考え、電気回路をｎ個の部
分回路（ブロック）に分割して並列に回路シミュレーシ
ョンする時の例を説明する。本実施例の並列シミュレー
ション方式では、各プロセッサＰＥｉに割り当てられた
部分回路ＢＣｉに含まれる変数の新しい近似解ｘｉ（ｋ
＋１）を、次式から求める。
【００１９】
Ｆｉ （ｘ１ ＊ 、ｘ２ ＊ 、…、ｘｉ （ｋ
＋１） 、…、ｘｎ ＊ ）＝０ …（
５）但し、前の繰り返し処理で得られた近似解（ｘ１
＊ 、ｘ２ ＊ 、…、ｘｎ ＊ ）は部分回路ＢＣｉ
が割り当てられているプロセッサＰＥｉの入力変数保持
手段ＶＳｉが現在保持している値（最新の近似解）とす
る。各プロセッサＰＥｉは（５）式に従って演算手段Ａ
Ｕｉにより新しい近似解を求め、通信手段ＴＵｉにより
他のプロセッサに転送する。
＋１） 、…、ｘｎ ＊ ）＝０ …（
５）但し、前の繰り返し処理で得られた近似解（ｘ１
＊ 、ｘ２ ＊ 、…、ｘｎ ＊ ）は部分回路ＢＣｉ
が割り当てられているプロセッサＰＥｉの入力変数保持
手段ＶＳｉが現在保持している値（最新の近似解）とす
る。各プロセッサＰＥｉは（５）式に従って演算手段Ａ
Ｕｉにより新しい近似解を求め、通信手段ＴＵｉにより
他のプロセッサに転送する。
【００２０】本実施例の具体的な例として、４つの部分
回路に分割された回路を、４つのプロセッサＰＥ１〜Ｐ
Ｅ４により構成される並列シミュレーション装置で解析
する場合を考える。つまり、回路を次の回路方程式で表
される４つの部分回路ＢＣ１〜ＢＣ４に分割する。
回路に分割された回路を、４つのプロセッサＰＥ１〜Ｐ
Ｅ４により構成される並列シミュレーション装置で解析
する場合を考える。つまり、回路を次の回路方程式で表
される４つの部分回路ＢＣ１〜ＢＣ４に分割する。
【００２１】
Ｆ１ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０
Ｆ２ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０
Ｆ３ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０ Ｆ
４ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０
…
（６）ここで、関数Ｆの添え字（１、２、３、４）は割
り当てられたプロセッサ番号を表している。
Ｆ２ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０
Ｆ３ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０ Ｆ
４ （ｘ１ 、ｘ２ 、ｘ３ 、ｘ４ ）＝０
…
（６）ここで、関数Ｆの添え字（１、２、３、４）は割
り当てられたプロセッサ番号を表している。
【００２２】先ず、入力変数保持手段ＶＳｉ（ｉ＝１、
…、４）に初期値（ｘ１ （０） 、ｘ２ （０） 、
ｘ３ （０） 、ｘ４ （０） ）が与えられ、演算手
段ＡＵｉにより近似解（ｘ１ （１） 、ｘ２ （１）
、ｘ３ （１） 、ｘ４ （１））を（６）式に従っ
て計算する。計算が終了すると、通信手段ＴＵｉにより
他のプロセッサに対してえられた近似解を転送し、判断
手段ＤＵｉにより他の部分回路の変数（以下入力変数と
呼ぶ）−例えば、部分回路ＢＣ１が割り当てられたプロ
セッサＰＥ１では入力変数ｘ２ 、ｘ３ 、ｘ４ −に
ついて調べる。もし変化があれば、そのときの入力変数
の値を初期近似解として、再び（６）式に従って近似解
の計算を実行する。もし、何れの近似解も変化していな
いようであれば新しい入力変数値が転送されるまで待機
する。以上の処理を全てのプロセッサＰＥ１〜ＰＥ４に
より所定の収束条件を満たすまで並列的に繰り返す。 第２実施例 本実施例は、第１の実施例の各プロセッサにおいて、判
断手段ＤＵｉの代わりに、入力変数保持手段ＶＳｉの内
容と１つ前の繰り返し時の内容との変化量を所定の条件
値と比較する比較手段ＣＵｉを具備する構成となってい
る。
…、４）に初期値（ｘ１ （０） 、ｘ２ （０） 、
ｘ３ （０） 、ｘ４ （０） ）が与えられ、演算手
段ＡＵｉにより近似解（ｘ１ （１） 、ｘ２ （１）
、ｘ３ （１） 、ｘ４ （１））を（６）式に従っ
て計算する。計算が終了すると、通信手段ＴＵｉにより
他のプロセッサに対してえられた近似解を転送し、判断
手段ＤＵｉにより他の部分回路の変数（以下入力変数と
呼ぶ）−例えば、部分回路ＢＣ１が割り当てられたプロ
セッサＰＥ１では入力変数ｘ２ 、ｘ３ 、ｘ４ −に
ついて調べる。もし変化があれば、そのときの入力変数
の値を初期近似解として、再び（６）式に従って近似解
の計算を実行する。もし、何れの近似解も変化していな
いようであれば新しい入力変数値が転送されるまで待機
する。以上の処理を全てのプロセッサＰＥ１〜ＰＥ４に
より所定の収束条件を満たすまで並列的に繰り返す。 第２実施例 本実施例は、第１の実施例の各プロセッサにおいて、判
断手段ＤＵｉの代わりに、入力変数保持手段ＶＳｉの内
容と１つ前の繰り返し時の内容との変化量を所定の条件
値と比較する比較手段ＣＵｉを具備する構成となってい
る。
【００２３】第１の実施例と同様に、（６）式で表され
る４つの部分回路ＢＣ１〜ＢＣ４を４つのプロセッサＰ
Ｅ１〜ＰＥ４に割り当てる例を考える。先ず、各プロセ
ッサＰＥｉでは、演算手段ＡＵｉにより初期近似解から
（６）式に従って新たな近似解を計算し、通信手段ＴＵ
ｉにより他のプロセッサに対して得られた近似解を転送
する。次に比較手段ＣＵｉにより入力変数のチェックを
行ない、１つ前の計算に用いた初期近似解との差が所定
の条件γより大きい場合、例えばプロセッサＰＥ１では
、｜（ Δｘ２ 、Δｘ３ 、Δｘ４）｜≧γ１ を満
たすような場合には、現在の入力変数の値を初期近似解
として、近似値の計算を行なう。その他の場合には、新
たな入力変数が転送されるのを待ち、その都度条件γｉ
について判定を行ない、近似解を求めるか新たに近似
解が転送されるのを待つかを決定する。もし全ての入力
変数が更新された場合には条件に関わらず近似解を計算
する。
る４つの部分回路ＢＣ１〜ＢＣ４を４つのプロセッサＰ
Ｅ１〜ＰＥ４に割り当てる例を考える。先ず、各プロセ
ッサＰＥｉでは、演算手段ＡＵｉにより初期近似解から
（６）式に従って新たな近似解を計算し、通信手段ＴＵ
ｉにより他のプロセッサに対して得られた近似解を転送
する。次に比較手段ＣＵｉにより入力変数のチェックを
行ない、１つ前の計算に用いた初期近似解との差が所定
の条件γより大きい場合、例えばプロセッサＰＥ１では
、｜（ Δｘ２ 、Δｘ３ 、Δｘ４）｜≧γ１ を満
たすような場合には、現在の入力変数の値を初期近似解
として、近似値の計算を行なう。その他の場合には、新
たな入力変数が転送されるのを待ち、その都度条件γｉ
について判定を行ない、近似解を求めるか新たに近似
解が転送されるのを待つかを決定する。もし全ての入力
変数が更新された場合には条件に関わらず近似解を計算
する。
【００２４】以上、簡単な例を用いて第１実施例及び第
２実施例を説明したが、ｎ個のプロセッサＰＥ１〜ＰＥ
ｎにｎ個の部分回路ＢＣ１〜ＢＣｎを割り当てて、並列
回路シミュレーションを実行した場合の各プロセッサの
状態図を図２に示す。同図に示すように、各プロセッサ
ＰＥｉでは、割り当てられた部分回路の近似解の計算が
終了した後、入力変数の値（当該部分回路ＢＣｉと直接
の接続関係にある節点電位）が変化した時点で、その時
点での入力変数の値を基にシミュレーションを実行する
。そのため、全てのプロセッサにおける反復計算の終了
を待つことなくシミュレーションを実行することができ
、処理の高速化を図ることができる。 第３実施例 本実施例のハードウェア構成は、第１の実施例或いは第
２の実施例の構成と同じ構成である。
２実施例を説明したが、ｎ個のプロセッサＰＥ１〜ＰＥ
ｎにｎ個の部分回路ＢＣ１〜ＢＣｎを割り当てて、並列
回路シミュレーションを実行した場合の各プロセッサの
状態図を図２に示す。同図に示すように、各プロセッサ
ＰＥｉでは、割り当てられた部分回路の近似解の計算が
終了した後、入力変数の値（当該部分回路ＢＣｉと直接
の接続関係にある節点電位）が変化した時点で、その時
点での入力変数の値を基にシミュレーションを実行する
。そのため、全てのプロセッサにおける反復計算の終了
を待つことなくシミュレーションを実行することができ
、処理の高速化を図ることができる。 第３実施例 本実施例のハードウェア構成は、第１の実施例或いは第
２の実施例の構成と同じ構成である。
【００２５】第１実施例及び第２実施例では、１つのプ
ロセッサに対して１つの部分回路が割り当てられたのに
対し、本実施例では１つのプロセッサに対して複数の部
分回路を割り当てる。各プロセッサＰＥｉは、割り当て
られた部分回路の中から１つの部分回路を選び、（５）
式の回路方程式を用いて初期近似解（ｘ１ ＊ 、ｘ２
＊ 、…、ｘｎ ＊ ）から新しい近似解ｘｉ （ｋ
＋１） を求める。ここで、各部分回路に対する入力変
数（自分以外の部分回路に含まれる変数）の値を評価し
（例えば、前回の入力変数に対する変化量が大きいかど
うか）、新たに部分回路を選択して、再び変数値の計算
を行なう。
ロセッサに対して１つの部分回路が割り当てられたのに
対し、本実施例では１つのプロセッサに対して複数の部
分回路を割り当てる。各プロセッサＰＥｉは、割り当て
られた部分回路の中から１つの部分回路を選び、（５）
式の回路方程式を用いて初期近似解（ｘ１ ＊ 、ｘ２
＊ 、…、ｘｎ ＊ ）から新しい近似解ｘｉ （ｋ
＋１） を求める。ここで、各部分回路に対する入力変
数（自分以外の部分回路に含まれる変数）の値を評価し
（例えば、前回の入力変数に対する変化量が大きいかど
うか）、新たに部分回路を選択して、再び変数値の計算
を行なう。
【００２６】例えば、ｍ個の部分回路（ｍ＞ｎ）に分割
し、各プロセッサＰＥｉに対してＮｉ個の部分回路を割
り当てた例を考える。先ず、プロセッサＰＥｉに割り当
てられた部分回路が表す回路方程式を次式で表す。 Ｆｉ，１ （ｘ１ 、ｘ２ 、…、ｘｉ−１ 、ｘ
ｉ，１ 、ｘｉ，２ 、…、ｘｉ，Ｎｉ、ｘｉ＋１ 、
…、ｘｎ ）＝０ Ｆｉ，２ （ｘ１ 、ｘ２ 、…、ｘｉ−１ 、ｘ
ｉ，１ 、ｘｉ，２ 、…、ｘｉ，Ｎｉ、ｘｉ＋１ 、
…、ｘｎ ）＝０ ：
： Ｆｉ，Ｎｉ（ｘ１ 、ｘ２ 、…、ｘｉ−
１ 、ｘｉ，１ 、ｘｉ，２ 、…、ｘｉ，Ｎｉ、ｘｉ
＋１ 、…、ｘｎ ）＝０
…（７）ここで、変数ｘ
１ 、ｘ２ 、…、ｘｉ−１ 、ｘｉ＋１ 、…、ｘｎ
は、プロセッサＰＥｉ以外のプロセッサに割り当てら
れた部分回路の変数であり、変数ｘｉ，１ 、ｘｉ，２
、…、ｘｉ，ＮｉはプロセッサＰＥｉに割り当てられた
部分回路に含まれる変数を表す。
し、各プロセッサＰＥｉに対してＮｉ個の部分回路を割
り当てた例を考える。先ず、プロセッサＰＥｉに割り当
てられた部分回路が表す回路方程式を次式で表す。 Ｆｉ，１ （ｘ１ 、ｘ２ 、…、ｘｉ−１ 、ｘ
ｉ，１ 、ｘｉ，２ 、…、ｘｉ，Ｎｉ、ｘｉ＋１ 、
…、ｘｎ ）＝０ Ｆｉ，２ （ｘ１ 、ｘ２ 、…、ｘｉ−１ 、ｘ
ｉ，１ 、ｘｉ，２ 、…、ｘｉ，Ｎｉ、ｘｉ＋１ 、
…、ｘｎ ）＝０ ：
： Ｆｉ，Ｎｉ（ｘ１ 、ｘ２ 、…、ｘｉ−
１ 、ｘｉ，１ 、ｘｉ，２ 、…、ｘｉ，Ｎｉ、ｘｉ
＋１ 、…、ｘｎ ）＝０
…（７）ここで、変数ｘ
１ 、ｘ２ 、…、ｘｉ−１ 、ｘｉ＋１ 、…、ｘｎ
は、プロセッサＰＥｉ以外のプロセッサに割り当てら
れた部分回路の変数であり、変数ｘｉ，１ 、ｘｉ，２
、…、ｘｉ，ＮｉはプロセッサＰＥｉに割り当てられた
部分回路に含まれる変数を表す。
【００２７】プロセッサＰＥｉでは、初期値（ｘ１ （
ｉ，０） 、ｘ２ （ｉ，０） 、…、ｘｉ−１ （ｉ
，０）、ｘｉ＋１ （ｉ，０） 、…、ｘｎ （ｉ，０
） ）及び（ｘｉ，１ （ｉ，０） 、ｘｉ，２ （ｉ
，０） 、…、ｘｉ，Ｎｉ（ｉ，０） ）から方程式
Ｆｉ，ｊ （ｘ１ （ｉ，ｋ） 、ｘ２ （ｉ，ｋ）
、…、ｘｉ−１ （ｉ，ｋ） 、ｘｉ，１ （ｉ，ｋ
） 、… 、ｘｉ，ｊ （ｉ，ｋ＋
１） 、…、ｘｉ，Ｎｉ（ｉ，ｋ） 、ｘｉ＋１ （ｉ
，ｋ） 、…、ｘｎ （ｉ，ｋ） ）＝０
…（８）において、ｋ＝０として新しい近似解ｘｉ，ｊ
（ｉ，２） （ｊ＝１、２、…、Ｎｉ）を計算し、そ
の結果を他のプロセッサに転送する。次に、割り当てら
れた部分回路の中から１つを抽出し、その時点で得られ
ている各変数の値を新たな初期近似解（ｘ１ （ｉ，１
） 、ｘ２ （ｉ，１） 、…、ｘｉ−１ （ｉ，１）
、ｘｉ＋１ （ｉ，１） 、…、ｘｎ （ｉ，１）
）及び（ｘｉ，１ （ｉ，１） 、ｘｉ，２ （ｉ，１
） 、…、ｘｉ，Ｎｉ（ｉ，１） ）からｋ＝１として
（８）式を解くことにより新しい近似解を求める。
ｉ，０） 、ｘ２ （ｉ，０） 、…、ｘｉ−１ （ｉ
，０）、ｘｉ＋１ （ｉ，０） 、…、ｘｎ （ｉ，０
） ）及び（ｘｉ，１ （ｉ，０） 、ｘｉ，２ （ｉ
，０） 、…、ｘｉ，Ｎｉ（ｉ，０） ）から方程式
Ｆｉ，ｊ （ｘ１ （ｉ，ｋ） 、ｘ２ （ｉ，ｋ）
、…、ｘｉ−１ （ｉ，ｋ） 、ｘｉ，１ （ｉ，ｋ
） 、… 、ｘｉ，ｊ （ｉ，ｋ＋
１） 、…、ｘｉ，Ｎｉ（ｉ，ｋ） 、ｘｉ＋１ （ｉ
，ｋ） 、…、ｘｎ （ｉ，ｋ） ）＝０
…（８）において、ｋ＝０として新しい近似解ｘｉ，ｊ
（ｉ，２） （ｊ＝１、２、…、Ｎｉ）を計算し、そ
の結果を他のプロセッサに転送する。次に、割り当てら
れた部分回路の中から１つを抽出し、その時点で得られ
ている各変数の値を新たな初期近似解（ｘ１ （ｉ，１
） 、ｘ２ （ｉ，１） 、…、ｘｉ−１ （ｉ，１）
、ｘｉ＋１ （ｉ，１） 、…、ｘｎ （ｉ，１）
）及び（ｘｉ，１ （ｉ，１） 、ｘｉ，２ （ｉ，１
） 、…、ｘｉ，Ｎｉ（ｉ，１） ）からｋ＝１として
（８）式を解くことにより新しい近似解を求める。
【００２８】以下、１つの部分回路の近似解の計算が終
了する毎に、適当な部分回路を抽出し、そのときの各変
数の近似解（ｘ１ （ｉ，ｋ） 、ｘ２ （ｉ，ｋ）
、…、ｘｉ−１ （ｉ，ｋ） 、ｘｉ＋１ （ｉ，ｋ）
、…、ｘｎ （ｉ，ｋ） ）及び（ｘｉ，１ （ｉ，
ｋ） 、ｘｉ，２ （ｉ，ｋ） 、…、ｘｉ，ｎｉ（ｉ
，ｋ） ）から方程式（８）を解いて新しい近似解ｘｉ
，ｊ （ｉ，ｋ＋１） の値を求め、他のプロセッサに
転送する処理を繰り返し、全ての部分回路において収束
条件を満たすまで実行する。
了する毎に、適当な部分回路を抽出し、そのときの各変
数の近似解（ｘ１ （ｉ，ｋ） 、ｘ２ （ｉ，ｋ）
、…、ｘｉ−１ （ｉ，ｋ） 、ｘｉ＋１ （ｉ，ｋ）
、…、ｘｎ （ｉ，ｋ） ）及び（ｘｉ，１ （ｉ，
ｋ） 、ｘｉ，２ （ｉ，ｋ） 、…、ｘｉ，ｎｉ（ｉ
，ｋ） ）から方程式（８）を解いて新しい近似解ｘｉ
，ｊ （ｉ，ｋ＋１） の値を求め、他のプロセッサに
転送する処理を繰り返し、全ての部分回路において収束
条件を満たすまで実行する。
【００２９】以上説明した処理において、各プロセッサ
ＰＥｉの状態図を図３に示す。本実施例は、第１実施例
及び第２実施例では１つの変数しか変化しないような場
合でも新しい近似解の計算を実行してしまい、場合によ
っては効率が悪いという問題点を解決するために、１つ
のプロセッサに対して複数の部分回路を割り当て、その
うち最も有効な部分回路から計算を実行するようにして
いる。従って、図２に示す状態図に比べて、更に待ち状
態の期間が短くなっているのが分かる。
ＰＥｉの状態図を図３に示す。本実施例は、第１実施例
及び第２実施例では１つの変数しか変化しないような場
合でも新しい近似解の計算を実行してしまい、場合によ
っては効率が悪いという問題点を解決するために、１つ
のプロセッサに対して複数の部分回路を割り当て、その
うち最も有効な部分回路から計算を実行するようにして
いる。従って、図２に示す状態図に比べて、更に待ち状
態の期間が短くなっているのが分かる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
各ブロックに含まれる変数値の計算に対して初期近似解
として既知の値を用いることにより、各プロセッサＰＥ
ｉの待ち時間を無くすことができ、効率良く高速に並列
シミュレーションを実行し得るる並列シミュレーション
手法及び装置を提供することができる。
各ブロックに含まれる変数値の計算に対して初期近似解
として既知の値を用いることにより、各プロセッサＰＥ
ｉの待ち時間を無くすことができ、効率良く高速に並列
シミュレーションを実行し得るる並列シミュレーション
手法及び装置を提供することができる。
【００３１】また、本発明によれば、更に、個々のプロ
セッサに対し複数のブロックを割り当て、その中から最
も有効なブロックに対して反復計算を実行することによ
り、無駄な反復計算を無くすことができ、回路等の大規
模なシステムの並列シミュレーションにおいて、均等な
付加分散を容易に行ない、並列度に応じた高速性を持ち
得る並列シミュレーション手法及び装置を提供すること
ができる。
セッサに対し複数のブロックを割り当て、その中から最
も有効なブロックに対して反復計算を実行することによ
り、無駄な反復計算を無くすことができ、回路等の大規
模なシステムの並列シミュレーションにおいて、均等な
付加分散を容易に行ない、並列度に応じた高速性を持ち
得る並列シミュレーション手法及び装置を提供すること
ができる。
【図１】本発明の発明原理図である。図１（ａ）は本発
明に係る並列シミュレーション装置の構成図、図１（ｂ
）は各プロセッサの構成図である。
明に係る並列シミュレーション装置の構成図、図１（ｂ
）は各プロセッサの構成図である。
【図２】第１実施例及び第２実施例の各プロセッサの状
態図である。
態図である。
【図３】第３実施例の各プロセッサの状態図である。
【図４】従来の並列シミュレーション装置の各プロセッ
サの状態図である。
サの状態図である。
ＰＥ１〜ＰＥｎ…プロセッサ
ＶＳ１〜ＶＳｎ…入力変数保持手段
ＡＵ１〜ＡＵｎ…演算手段
ＴＵ１〜ＴＵｎ…通信手段
ＤＵ１〜ＤＵｎ…判断手段
ＣＵ１〜ＣＵｎ…比較手段
Claims (7)
- 【請求項１】 相互に接続された複数のプロセッサを
備えるマルチプロセッサシステムにより、回路方程式等
の大規模システムの連立方程式をブロックに分割して各
プロセッサを割り当て反復して求解する並列シミュレー
ション手法であって、各プロセッサは、割り当てられた
ブロック以外のブロックに含まれる変数を入力変数とし
て、割り当てられたブロックに含まれる変数の値を決定
し、各プロセッサで新たに得られた変数を該プロセッサ
以外のプロセッサの入力変数値として上記計算を繰り返
し実行することによりシステム全体の変数の近似解を求
める際に、各ブロックに対する全ての新しい入力変数の
値が他のプロセッサから転送されて更新されるのを待た
ずに、新たに転送されてきた値と既に保持している値か
ら、各ブロックに含まれる変数の値を決定することを特
徴とする並列シミュレーション手法。 - 【請求項２】 相互に接続された複数のプロセッサを
備えるマルチプロセッサシステムで構成され、回路方程
式等の大規模システムの連立方程式をブロックに分割し
て各プロセッサを割り当て反復して求解する並列シミュ
レーション装置であって、前記各プロセッサは、割り当
てられたブロック以外のブロックに含まれる変数を入力
変数として保持し他のプロセッサから新たに転送されて
きた時に更新する入力変数保持手段と、前記入力変数保
持手段の変数を基に割り当てられたブロックに含まれる
変数の値を決定する演算手段と、前記演算手段の結果を
他のプロセッサに送信する通信手段とを有し、前記各プ
ロセッサは、前記入力変数保持手段の内容が他のプロセ
ッサから転送されて各ブロックに対する全ての新しい入
力変数の値により更新されるのを待たずに、新たに更新
された値と既に保持している値から、前記演算手段によ
り各ブロックに含まれる変数の値を決定し、前記通信手
段により新たに得られた変数を該プロセッサ以外のプロ
セッサに送信する処理を、繰り返し実行することにより
システム全体の変数の近似解を求めることを特徴とする
並列シミュレーション装置。 - 【請求項３】 前記各プロセッサは、前記入力変数保
持手段の内容が１つ前の繰り返し時の内容と変化してい
るか否かを判断する判断手段を有し、何れの変数も変化
していない場合には新しい値に更新されるまで待機する
ことを特徴とする請求項２に記載の並列シミュレーショ
ン装置。 - 【請求項４】 前記各プロセッサは、前記入力変数保
持手段の内容と１つ前の繰り返し時の内容との変化量を
所定の条件値と比較する比較手段を有し、変化量が条件
値以下である場合には条件値を越える内容に更新される
まで待機し、全ての変数が更新された場合には比較手段
の結果に関わらず処理を行なうことを特徴とする請求項
２に記載の並列シミュレーション装置。 - 【請求項５】 前記プロセッサ数は分割されたブロッ
ク数より少なく、前記各プロセッサには複数のブロック
が割り当てられることを特徴とする請求項２、３、また
は４に記載の並列シミュレーション装置。 - 【請求項６】 前記各プロセッサは、互いに隣接する
複数のプロセッサが割り当てられることを特徴とする請
求項５に記載の並列シミュレーション装置。 - 【請求項７】 前記各プロセッサは、前記入力変数保
持手段の内容と１つ前の繰り返し時の内容との変化量が
最も大きいブロックから順に処理することを特徴とする
請求項５または６に記載の並列シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135198A JPH04360262A (ja) | 1991-06-06 | 1991-06-06 | 並列シミュレーション手法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135198A JPH04360262A (ja) | 1991-06-06 | 1991-06-06 | 並列シミュレーション手法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360262A true JPH04360262A (ja) | 1992-12-14 |
Family
ID=15146143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135198A Withdrawn JPH04360262A (ja) | 1991-06-06 | 1991-06-06 | 並列シミュレーション手法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360262A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057281A1 (fr) * | 1997-06-13 | 1998-12-17 | Hitachi, Ltd. | Circuit integre a semi-conducteurs pour controle, simulateur de circuit et procede de simulation de circuit |
| JP2012133518A (ja) * | 2010-12-21 | 2012-07-12 | Fuji Electric Co Ltd | パワーエレクトロニクス機器シミュレータ |
-
1991
- 1991-06-06 JP JP3135198A patent/JPH04360262A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057281A1 (fr) * | 1997-06-13 | 1998-12-17 | Hitachi, Ltd. | Circuit integre a semi-conducteurs pour controle, simulateur de circuit et procede de simulation de circuit |
| JP2012133518A (ja) * | 2010-12-21 | 2012-07-12 | Fuji Electric Co Ltd | パワーエレクトロニクス機器シミュレータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |