JP2671120B2

JP2671120B2 - データ処理セルおよびデータプロセッサ

Info

Publication number: JP2671120B2
Application number: JP59044231A
Authority: JP
Inventors: ブロ−ジイミヤシユ・ホルズテインスキ−
Original assignee: マーチン・マリエッタ・コーポレーション
Priority date: 1983-03-10
Filing date: 1984-03-09
Publication date: 1997-10-29
Anticipated expiration: 2012-10-29
Also published as: EP0122048A3; DE3483541D1; EP0122048B1; JPS59172065A; CA1201208A; US4739474A; EP0122048A2

Description

【発明の詳細な説明】本発明は高速並列データ処理システム、特に主制御装
置の制御の下に算術および論理データ処理機能を行な
う、同じ、特有の構成の相互接続された素子（セル）の
配列で構成された並列データプロセツサ（処理装置）に
関する。並列データプロセツサは典型的に、データが並行に処
理できるようにマトリクス状に配列された多数の同じ処
理素子を用いる。通常の並列プロセツサは、おのおの隣
りのものと接続され、中央処理装置で制御されるｎ×ｍ
個の同じ素子で構成されている。このやり方は高分解能
映像処理において起こる型のデータマトリクスの処理に
特に適している。このような処理配列の１つの記述とデ
ータ処理におけるその多くの応用は米国特許第4,215,40
1号に載つている。上記の米国特許のプロセツサの各素子の基本的な構造
はRAM、単一ビツト入力アキユムレータ、単一ビツト出
力アキユムレータ、およびNANDゲート処理素子を含む。
RAM、入力アキユムレータの入力端子、出力アキユムレ
ータの出力端子、およびNANDゲートの１つの入力端子は
データバスに接続される。入力アキユムレータからの出
力信号は、出力端子が出力アキユムレータの入力端子に
接続されたNANDゲートの第２入力端子に供給される。隣の素子と相互接続されたこの型の複数の同じ素子と
中央制御装置とを持つ上記米国特許の並列プロセツサは
大量のデータに種々の基本的な論理機能を高速で行なう
ようにプログラムすることができる。適当なプログラム
シーケンスでこれらの基本的機能を組み合わせると、処
理装置はもつと複雑な論理機能、および算術機能さえ行
なうことができる。上記米国特許の並列プロセツサによつて大きな配列を
つくることができ、したがつて大きなデータマトリクス
の並列処理を行なうことができるが、処理素子としての
NANDゲートとNANDゲートに関連した記憶素子の配列とを
用いることにより、プログラム命令の比較的複雑なシー
ケンスが必要になるとともに、複雑な論理および算術機
能を行なうとき速度がいくぶん遅くなる。上記米国特許
の発明者は、そこに示されたNANDゲート処理装置の実施
例に全加算器のようなもつと複雑な処理素子を付加する
と、データ処理速度が増大することを認識していた。し
かしながらそのように処理素子にさらに素子を付加する
と、複雑性と費用、特に大きな配列に対する複雑性と費
用とがかなり増大する。並列プロセツサ用の処理素子において論理機能を行な
う論理素子と算術機能を行なう全加算器とをこのように
組み合わせることはまたジヨージア工科大学（Georia I
nstitute of Technology）における1980年９月９〜10日
の超高速計算シンポジウム（Very High Computing Symp
osium）のために準備されたグツドイヤーエアロスペー
ス社（Goodyear Aerospace）のジヨンＨスミツト（John
H.Smit）著の「大容量並列処理装置および空中連想処
理装置の構造説明」（Architecture Description For T
he Massively Parallel Processor（MPP）And The Airb
orne Associative Processor（ASPRO））という論文に
も示唆されている。このスミツトの論文に示されている
処理素子は「論理および転送」機能を行なうための種々
のレジスタおよび論理素子を含む。全加算器、シフトレ
ジスタ、および単一ビツトレジスタは「ビツト逐次算
術」演算のために用いる。上記の米国特許に示唆されて
いるように、この装置は別の論理および算術部を設ける
ことによりデータ処理の速度を高める。しかしながら、
複雑性と費用とが上記米国特許のNANDゲート処理装置に
よりかなり高い。本発明の目的は、論理演算および算術演算をきわめて
高速で行なうが、比較的簡単、特に処理素子レベルにお
いて比較的簡単な新規な並列データ処理法および装置を
得ることである。本発明の他の目的は、公知の並列プロセツサよりも高
い効率で算術および論理機能を行なう比較的簡単なマイ
クロ命令で作動する新規な並列データ処理法および装置
を得ることである。本発明のさらに他の目的は、比較的簡単な構成で、最
少の構成要素を持ち、算術および論理機能を高速で行な
うことができる新規なビツト処理法および素子を得るこ
とである。本発明のさらに他の目的は、算術演算および論理演算
を行なう演算処理装置、特に全加算器を用いる新規なデ
ータ処理法および素子を得ることである。上記および他の目的および利点は本発明によれば中央
制御装置によつて制御される特有の処理素子の配列によ
つて達成される。各処理素子は、演算装置がデータビツ
トに論理および算術演算を行なうように制御されるよう
に記憶装置および信号選択回路に接続された演算装置を
含む。同じ素子の配列は、各素子を隣の素子と接続し、
配列中の端（縁）の素子は適当なデータ入出力装置と接
続することによつて構成される。制御装置がプログラム
された順序で素子を制御しアドレス信号を供給すること
により端の素子に導入されたデータマトリクスに所望の
演算を行なう。好ましい実施例においては、各処理素子中の演算装置
は全加算器である。１ビツトレジスタのような記憶装置
が全加算器の各入力端子に接続される。加算器は２つの
データ入力端子とけた上げ入力端子とを持つので、３つ
のそのような記憶装置を設ける。記憶装置の１つは北南
（NS）入力レジスタ、第２の記憶装置は東西（EW）入力
レジスタ、第３の記憶装置はけた上げ（Ｃ）入力レジス
タと名付ける。各記憶装置の入力端子における信号選択回路は中央制
御装置からの制御信号に応答して各記憶装置に入力デー
タを選択的に供給する。NS入力レジスタデータ選択回路
による選択に対して得られる信号はそれぞれ北および南
隣の素子からの北出力信号と南出力信号、NSレジスタそ
のものからの出力信号、およびデータバス信号である。
同様に、EW入力レジスタデータ選択回路は東および西隣
の素子からのそれぞれ東出力信号と西出力信号、EWレジ
スタからの出力信号、およびデータバス信号から信号を
選択する。けた上げ入力レジスタデータ選択回路は全加
算器からの「けた上げ」出力信号、けた上げレジスタ出
力信号、および好ましくは制御装置または他の何らかの
適当な信号源からの論理“1"および論理“0"を含む。制御装置によつて選択的にアドレスできる各素子のRA
Mの出力端子は制御装置によつて選択された入力信号を
データバスに供給する信号選択回路に接続されている。
加算器の「和」出力信号すなわちプラス出力信号もこの
選択回路に供給されて制御装置からの命令に応答してバ
スに選択的に供給する。RAMの内容のアドレスすなわち
「読み出し」以外に、RAMには制御装置で制御してデー
タバスからのデータを記憶すなわち「書き込み」、所望
のときにはRAMのデータ入力端子に信号選択回路を接続
して他のデータ源からのデータを書き込むことができ
る。もちろん、RAMはそれへの書き込みを含まないイン
ストラクシヨン（命令）を実行するときには変化させな
いでおくことができる。インストラクシヨンの適当なシーケンスを用いてデー
タを選択的に全加算器に与えて論理機能および算術機能
を行なう。たとえば、全加算器のけた上げ入力端子に接
続されたけた上げレジスタに２進の“1"をあらかじめ入
力し、全加算器のけた上げ出力端子から出力信号を取り
出すことにより、全加算器のデータ入力端子へ論理ORが
入力される。同様に、けた上げレジスタに２進の“0"を
あらかじめ入力することにより、全加算器のけた上げ出
力端子はデータ入力信号の論理ANDを供給する。複数の
転送機能、演算機能、および他の論理機能も同様に比較
的簡単なプログラムルーチンによつて命令することがで
きる。したがつてこの体系によつて別の演算および論理回路
を必要としないことを理解されたい。全加算器は中央制
御装置内でマイクロインストラクシヨンのシーケンスに
よつて発生された命令に応答して両機能を行なう。イン
ストラクシヨンの比較的短いシーケンスは素子に演算機
能と論理機能との両方を行なわせ、処理速度を高め、プ
ログラミングの複雑性の最小にするように命令すること
ができる。本発明の上記および他の目的と利点とは図を用いてす
る以下の説明から当業者には明らかになるであろう。本発明によつて同じ素子の配列として構成された並列
プロセツサを第１図に構成図（ブロツクダイヤグラム）
として機能的に示す。第１図の実施例ではｎ列とｍ行の
同じプロセツサＰ素子が接続されてｎ×ｍマトリクスを
形成している。配列の端の素子（すなわち第１行と最後
の行の素子POO〜PnO、POm〜Pnmおよび第１列と最後の列
の素子POO〜POm、PnO〜Pnm）は図示のデータ入出力装置
（10）に接続される。すべての素子は制御装置（12）か
ら命令信号c₀〜c_Xとアドレス信号a₀〜a_yとを受信する。
さらに、クロツク信号（図示しない）が制御装置（12）
から各素子に供給され、データ入出力装置は制御装置
（12）によつて制御される。内部の各素子は隣の素子に接続される。したがつて各
素子には４つの接続がある。具体的には各素子は北、
南、東および西隣の素子に接続される。これらの接続は
第１図ではそれぞれＮ、Ｓ、Ｅ、およびＷで示してあ
る。したがつて各素子は制御装置（12）の制御のもとに
隣の任意の素子とデータを交換することができる。動作においては、処理すべき入力データはデータ入出
力装置（10）に供給される。この入力データはたとえ
ば、データ「ピクセル」、すなわち像の小さい部分を表
わす２進ビツトの大きなマトリクスを発生する作像装置
から供給される。直接または制御装置（12）によつてデ
ータ入出力装置（10）に供給される入力データは並列プ
ロセツサの端の素子に送られる。並列プロセツサは制御
装置（12）によつて制御されてこのデータを一連のマイ
クロ命令に従つて処理する。このインストラクシヨン
（命令）は算術演算、論理演算、または単にデータ転送
を含む処理を命令する。制御装置（12）によつて命令された処理作業はすべて
の素子によつてすべてのデータに同時に行なわれる。た
とえば入力データがプロセツサに転送されているとき
に、制御装置はデータの隣の素子への一連の簡単な転送
を命令して全データマトリクスを負荷する（書き込
む）。この負荷動作に続いて制御装置（12）は、記憶セ
ル及び隣のセルまたはいずれか一方からの個々のビツト
に加算、減算、乗算、補完、ローテーシヨン、転置を行
なうかまたはそうでないときは算術演算および（また
は）論理演算を行なう作業のプログラムされたシーケン
スを命令する。処理はすべての所望の作業が行なわれる
まで続き、結果はデータ入出力装置（10）に転送され
る。データ入出力装置（10）は並列プロセツサと他の装置
とのインタフエースとなる任意の適当な通常の電子装置
でよい。たとえば、この装置は処理の前後に入力データ
を一時的に記憶する制御できる入出力バツフアを含む。
同様に、制御装置（12）は、プログラム命令のシーケン
スに応答して適当な時系列の命令信号とアドレス信号と
を発生することができる任意の適当な従来の制御装置で
よい。適当なデータ入出力装置および制御装置は米国特
許第4,215,401号およびそこに述べられた従来技術に詳
述されている。第１図に示されたような並列プロセツサアレー（配
列）に関連して用いられる並列プロセツサ素子の一実施
例を第２図に示す。素子Ｐは算術処理素子（20），好ま
しくは任意の適当な従来の構成の全加算器を含む。全加
算器は第１データ入力端子D1、第２データ入力端子D2、
およびけた上げ入力端子Ｃを持つ。加算器（20）の出力
端子はPLUS（プラス）出力信号を出力する和出力端子
と、CARRY（けた上げ）出力信号を出力するけた上げ出
力端子とを含む。複数の記憶装置が全加算器に接続され、第１図の制御
装置（12）からの命令信号c₀〜c_x（図示の実施例ではｘ
は７）およびアドレス信号a₀〜a_y（図示の実施例ではｙ
は６）で制御できる。図示のような全加算器に接続され
た記憶装置の配列によつて全加算器は論理機能と算術機
能との両機能を行なうことができる。特に、それぞれ北
／南すなわちNSレジスタ、東／西すなわちEWレジスタ、
およびけた上げすなわちＣレジスタと示された単一ビツ
トレジスタすなわち記憶装置（22,24,26）はそれらの出
力端子が全加算器（20）のD1,D2、およびＣ入力端子に
接続されている。特定のデータビツトのレジスタ（22,2
4,26）への記憶は制御装置（12）の制御下にある適当な
従来の信号選択回路（ビツトマルチプレクサMUX）（28,
30,32）によつて決定される。もつと詳しくは、北／南（NS）信号選択回路すなわち
マルチプレクサ（28）は４つのデータ信号NS、Ｎ、BU
S、およびＳを受信する。これらの４つのデータ信号の
１つを運転してNSレジスタ（22）に供給するために、２
つの制御ラインが制御装置（12）から選択回路（28）へ
それぞれ制御信号c₀,c₁を供給する。回路（28）は通常
のように、制御信号すなわち命令信号c₀,c₁がどちらも
２進の０（00）であると、NS信号がNSレジスタ（22）に
供給されるように動作する。命令信号c₀,c₁が２進の１
と２進の０（10）であると、Ｎ入力信号がNSレジスタに
供給される。２進の“0"と２進の“1"との組み合わせ
（01）はBUS信号をNSレジスタに供給し、２つの２進の
“1"の組み合わせ（11）はＳ信号をNSレジスタに供給す
る。４つのデータ入力信号EW、Ｗ、BUS、Ｅの１つが上記
と同様にして命令信号C₂,c₃に応答してEW選択回路（MU
X）（30）からEWレジスタに供給される。同様にデータ
信号CY、ZERO、CARRY、およびONEの１つが選択的にＣ選
択回路（MUX）（32）からc₄,c₅命令信号に応答してＣレ
ジスタ（26）に供給される。全加算器（20）の和出力端子からのPLUS出力信号は２
入力バス選択回路（MUX）（34）の一方のデータ入力端
子に供給される。全加算器（20）のけた上げ出力端子か
らのCARRY出力信号は上述のようにけた上げ、すなわち
Ｃ選択回路（32）の１つの入力端子に供給される。バス
選択回路（34）はc₇命令信号に応答して２つの入力信号
の１つをデータバスに供給する。データバスは各データ
選択回路すなわちマルチプレクサ回路（28,30,38）に接
続されてBUS信号をそれに供給する。アドレスできるマルチビツト記憶装置（36）、好まし
くは128ビツトRAMには第１図の制御装置（12）からアド
レス信号a₀〜a_y（128ビツトRAMに対してはｙは６）が供
給される。RAM（36）からのRAM出力はバス選択回路（3
4）の第２入力端子に供給されるが、RAM（36）への入力
信号はc₆命令信号の制御の下にRAM選択回路（MUX）（3
8）によつて選択されたBUS信号かまたはRAM出力信号で
ある。各プロセツサ素子へのデータ入力信号は以下のとおり
である。NS選択回路（28）供給されるＮ信号は北隣の素
子のNSレジスタからの信号であり、回路（28）へ供給さ
れるＳ信号は南隣の素子のNSレジスタからの信号であ
る。EW選択回路（30）に供給されるＷ信号は西隣の素子
のEWレジスタからの信号であり、回路（30）に供給され
るＥ信号は東隣の素子のEWレジスタからの信号である。
したがつて各素子はどの隣の素子（または端の素子の場
合にはデータ入出力装置）からのデータビツトも受容し
記憶することができることがわかる。各プロセツサ素子からの出力信号はNSレジスタおよび
EWレジスタから取り出される。NSレジスタ出力信号は南
および北隣の素子のNS選択回路へ供給されるＮおよびＳ
出力信号として選定される。EWレジスタ出力信号はそれ
ぞれ西および東隣の素子のEW選択回路へ供給されるＥお
よびＷ出力信号として選定される。NS出力信号はまたす
ぐ隣の素子のNS選択回路に供給され、EW出力信号はすぐ
隣の素子のEW選択回路に供給される。上記のことから、
各素子は４つの隣の素子（端の素子の場合は２つの隣の
素子とデータ入出力装置）のおのおのに供給される出力
信号を発生することがわかるであろう。下の表Ｉは第１図の制御装置（12）からの命令によつ
てデータが各素子にわたつて転送されるやり方を系統的
に示す。本質的に表Ｉは記憶装置またはバスへのすべて
のデータ転送を制御する命令を供給する第２図の素子の
完全な「構成」を示す。下の表IIはいくつかのデータ転送を同時に行なうのに
用いられる上記の基本命令の種々の組み合わせである全
命令の例を示す。必ずしもすべての可能な命令が表IIに
示されているわけではない。たとえばRAMに同時に書き
込みおよび読み出しをすることは不可能であるので、い
くつかの組み合わせは不当であることを理解されたい。
たとえばc₆,c₇に対する１、０の組み合わせは不明確な
結果を与えるであろう。以下からわかるように、命令語によつて命令された上
記の基本的動作は理解の容易さのためにマイクロインス
トラクシヨンの表記法で書き込まれる。たとえば、上記
の表Ｉにおける第２命令によつて命令された動作はNS:
＝Ｎと書かれ、NSレジスタはＮ信号で書き込まれること
を意味する。同様に、表IIにおけるような全命令は上記
の表記法の表Ｉにおける基本命令の組み合わせとして書
くことができる。表IIの第１例はNS:＝Ｎ EW:＝Ｗ C:
＝０ RAM:＝PLUSと書くことができる。これらはまたプ
ログラムを書くために用いられる表記法で、これは機械
言語に翻訳されて制御装置（12）に供給される。上記のことからわかるように、各プログラム命令は或
る規則に従う「単純命令」（単純インストラクシヨン）
と呼ばれる或る記号法の組合せである。精密で完全な定
義は以下のとおりである。（ｉ） BUSを含まない単純命令： c:＝０ C:＝１ C:＝CARRY NS:＝Ｎ NS:＝Ｓ EW:＝Ｅ EW:＝Ｗ（ii） BUSを含む単純命令： NS:＝PLUS EW:＝PLUS RAM:＝PLUS NS:EW:＝PLUS RAM:NS:＝PLUS RAM:EW:＝PLUS RAM:NS:EW:＝PLUS NS:RAM EW:＝RAM NS:EW:＝RAM 全部で17個の単純命令に対してBUSを含まない７つの
単純命令とBUSを含む10個の単純命令とがあることがわ
かる。プログラム命令（プログラムインストラクシヨン）は
ブランク（空白）で分離され、その次にブランクと２重
のセミコロン;;が続く上記の「単純命令」の組合せで、
組合せの中に“RAM"が現われるとその前に整数（RAMア
ドレス）があり、以下の限定を受ける。（ａ）プログラム命令内には１を越えない単純命令が
BUSを含む、（ｂ）どれかのレジスタの名前が命令内にせいぜい１
回現われる。したがつて上記は、プログラム言語は上記の記号法お
よび規則で定義されるという意味でプロセツサを制御す
るのに用いられるプログラムに対する「アセンブラ言
語」である。上記の記号法と厳密に上記の規則に従つて
書かれた例示的なプログラムの表を以下に示す。たとえ
ば表VIおよびVIIを見よ。このソースコードからアセン
ブラ言語、通常の翻訳ルーチンすなわち機械言語「アセ
ンブラ」は制御装置（12）によつて用いられる目的コー
ド（機械言語）を発生するのに用いることができる。表記“BUS"および「単純命令」はアセンブラ言語の説
明に用いたが、それらはアセンブラ言語の一部ではな
い。以下からわかるように、“BUS"へのおよび“BUS"か
らの転送を必要とする命令は、上記のアセンブラ言語で
書かれたときバス転送段階を含まない。むしろ中間のバ
ス転送段階が省略される。その上、プロセツサ素子の実
際の構成は図示のような単一バスは含まない、特にVLSI
技法で構成されたときそうである。プロセツサ素子はデータを転送および記憶する上記の
能力を持つので、当業者にはプロセツサがマイクロイン
ストラクシヨンの比較的簡単なシーケンスに応答して算
術機能および論理機能の両方を行なうことができること
は理解されるであろう。プログラム命令に応答したプロ
セツサ素子の動作を理解しやすくするために、全加算器
は以下に表IIIに示す真理表に従つて動作することを先
ず理解すべきである。表 III D1 ０１０１１０１０ D2 ００１１１００１ C ００００１１１１ PLUS ０１１０１１００ CARRY ０００１１０１１したがつて、下の表IVに示す以下のシーケンスの命令
（サブルーチンまたはマクロス）は以下の動作を行なう
のに用いられる命令を例示したものである。各命令は１
つのクロツクパルスと或る動作が１クロツクパルスの間
に同時に行なわれることを表わす。したがつて、関係し
た相対時間も各ルーチンに対して与えられた命令の数か
ら知ることができる。プログラムは、デジタルエレクト
ロニクス社（Digital Electronic Corp、）から得られ
るVAXコンピユータで行なわれるSTOICプログラム言語で
書かれることを注意されたい。説明のためだけであるが、表IVの各プログラム命令の
前には、従うべき手続きを説明するステートメントとル
ーチンで進行する前に決めなければならない条件とがあ
る。実際に行なわれるルーチンの一部ではないこれらの
ステートメントの前にはパーセント信号（％）がある。
第１例においては、表IVのパートＡは定数をRAM面に負
荷する（書き込む）ための一般化された手続と２つのも
つと詳しい手続（それぞれA1、A2、およびA3）を示す。
ルーチンA1においては、ルーチンには最上の２つの項目
のデータとしてSTOICスタツク（積み重ね）中にある２
つの整数を設けなければならない。その第１の整数はRA
Mアドレスで、第２は定数“0"または“1"である。これ
らの整数はそれぞれ最上の次（RAMアドレス）と最上
（定数０または１）のスタツクの中にある。実際のプログラムルーチンはアポストロフ（’）の後
のルーチンの名前で始まり、単一セミコロン（；）にお
ける最後の命令で終る。２つの命令の最初のものはNSお
よびEWレジスタにPLUSを負荷し、Ｃレジスタに定数（ST
OICスタツクの最上のものでは０または１）を負荷す
る。PLUS出力信号はそれからSTOICスタツク中で第２項
目のデータとして指定されたRAMアドレス位置に負荷さ
れる。ルーチンA2、A3はRAM面に定数を記憶させるもつと特
殊な例である。これらのルーチンにおいては特定の定
数、すなわちルーチンA2のときは“0"、ルーチンA3のと
きは“1"をルーチンA1におけるのと同じプログラム（す
なわちRAM:＝0/1）を用いて特定のRAMアドレス位置に負
荷する。表中の残りのルーチンはこれらの同じフオーマ
ツトに従つてそれらに付属する註に示された結果を発生
する。上記のことから、種々の論理的転送またはルーチン機
能は、種々の構成要素の接続からそれらが直接行なえな
いとき間接的に行なうことができる。たとえば、けた上
げレジスタはBUSに直接的に接続もできないしNSまたはE
Wレジスタの内容を直接受け取ることもできない。しか
しこのレジスタは、論理素子として全加算器を用いるこ
とにより、NSおよびEWレジスタの内容を負荷されるこ
と、RAM等の内容を受け取ることができる。同様にNSお
よびEWレジスタは定数を直接負荷されることはできない
が、適当なシーケンスの命令によつて間接的に負荷され
ることができる。全加算器によつて行なわれる論理動作
の上記の例以外に、加算のような種々の算術演算が全加
算器に適当な入力データを単に与えることにより容易に
行なえることがわかる。第２図の素子を用いる並列プロセツサがデータマトリ
クスを処理するやり方は第３および第４図を参照して理
解される。第３図は、各ハツチング正方形がマトリクス
中の特定の位置における２進の“1"ビツトを表わし、各
自正方形は特定の位置における２進の“0"ビツトを表わ
す単純な６×６データマトリクスをグラフ的に示す。この例の目的のために、並列プロセツサは同じ素子の
６×６配列で、処理サイクルの開始においてデータマト
リクスの各ビツトは適当な素子のRAMのアドレス位置５
に負荷されると仮定する。そうするとプロセツサ配列の
第２行の第５素子（P52）、第３行の第４および５素子
（P43,P53）、第４行の第３および４素子（P34,P44）、
および第５行の第２素子（P25）はRAMのアドレス位置５
において２進の“1"を持つ。他のすべての素子はこのRA
Mアドレス位置において２進の“0"を持つ。第４図は第３図に示すデータをイメージプロセシング
において広く用いられる簡単で例示的な通常の“エロー
ジヨン”処理したときの結果をグラフ的に示す。第４図
から図示のエロージヨンプロセスの結果はそれぞれ第３
および第４行の第４および第３素子（P43およびP34）に
おける２進の“1"であることがわかる。この結果を得る
ために、各マトリクス位置の各データビツトは同じ行の
その右への各ビツトと比較される。２つの順次のビツト
のおのおのが２進の“1"であると、２進の“1"は比較が
開始された素子位置（「基本」素子）に対応する素子の
RAMに記憶される。もし何か他の条件が存在すると（両
方とも“0"か一方が“0"）、２進の“0"はその素子位置
のRAMに記憶される。図示の実施例においては、比較の
この結果はRAMアドレス７に記憶される。したがつて第
３および４図はエロージヨンプロセスの前後のRAMアド
レス5,7の内容をグラフ的に示したものである。第３および４図に示したプロセスを行なう一連の命令
は以下のとおりである。表Ｖ 'EROSION: 5NS:EW:＝RAM％ Load RAM address5 C:＝0;;％ Set carry register C to 0（INST.1） EW:＝E;;％ East Shift（INST.2） C:＝CARRY％ register has the result NS:EW:＝PLUS ％（INST.3） 7RAM＝PLUS;;;％ Store the result from C into RAM ％ address location7（INST.4）命令１（INST.1）はEWおよびNSレジスタの両方にRAM
アドレス位置５のデータビツトを書き込み、けた上げレ
ジスタを２進の“0"にセツトする。命令２はEWレジスタ
に、実際上アドレス位置５におけるRAMデータを左へ各
西隣の素子のEWレジスタにシフトさせる右隣の素子のEW
レジスタからのデータ（Ｅデータ信号）を書き込む。さ
て、各“基本素子”のRAMアドレス５からのデータはそ
の素子のNSレジスタ中にあり、各基本素子の東隣のEWレ
ジスタからのデータは基本素子のEWレジスタ中にある。
けた上げレジスタはZEROにセツトされているので、全加
算器のけた上げ出力端子からのCARRY出力信号はEWおよ
びNSレジスタ中のAND論理機能の信号である（上記のサ
ブルーチンＣを見よ）。したがつて、CARRY出力信号
は、NSおよびEWレジスタの両方の内容が２進の“1"であ
ると２進の“1"であり、すべての他の条件に対しては２
進の“0"である。したがつて命令３の終りにおいては、
各素子加算器のCARRY出力信号は所望の結果、すなわち
基本素子とすぐ右隣（東隣）の素子とのおのおののAND
機能である。 RAM記憶位置７に記憶された出力としてCARRY信号を得
るために、上記の表IVのD1からのサブルーチンRAM:＝C_
SAVEに類似のルーチンを用いる。まずCARRY信号がけた
上げレジスタに記憶され、NSおよびEWレジスタの両方が
PLUS信号（命令３）のような同じ値にセツトされる。PL
US信号はそれからけた上げレジスタ中の信号と同じにな
り、RAM入力端子に対してバス選択回路およびRAM選択回
路をゲートすることおよびこの信号をRAM記憶位置７に
「書き込む」こと（命令４）によりRAMに記憶されるこ
とができる。上記のことから、プロセツサシステムの４つのクロツ
クパルスだけの期間にわたる６つの簡単な命令だけで６
×６データマトリクスに対する全エロージヨンプロセス
は完結することがわかる。マトリクスの大きさに無関係
にこの同じプロセスは同じ数の命令で行なわれる。第２図の実施例のプロセツサ素子を用いる他のデータ
処理の例を下の表VIに示す。表VIのプログラムを用いて
一種のコンボリユーシヨン（たたみ込み）プロセスが行
なわれる。もつと詳しくは、データの２つの隣の点が本
質的にこのプログラムによつて平均される。このプログ
ラムもSTOICで書かれる。％面0,1,2の内容を３ビツト非負数の整数％の２次元配列として翻訳させる。面０％の内容を最下位のビツト、面２の内容を最上位％のビツトとせよ。下のプログラムは各整数にその％東隣を加え、その結果得られた４ビツトの和を％面10,11,12,13に記憶せよ。表 VI 'ADD_EAST: 0 NS:EW:＝RAM C:＝0;; EW:＝E;; 10 RAM:＝PLUS C:＝CARRY;; 1 NS:EW:＝RAM;; EW:＝E;; 11 RAM:＝PLUS C:＝CARRY;; 2 NS:EW:＝RAM;; EW:＝E;; 12 RAM:NS:EW:＝PLUS C:＝CARRY;; 13 RAM:PLUS;; ；表VIIは素子の可能性をさらに示すために第２図のプ
ロセツサ素子を用いるプロセツサに対する他の例示的な
プログラムを示す。表VIIのプログラムは第２図の素子
が減算をする可能性を示す。表 VII ％面0,1,2,3の内容は２−補完％ビツト整数の２次元配列として翻訳％され、面３は符号ビツトを記憶する。％ルーチン（STOIC言語）MINUSは上記の整数の２次％元配列の算術的否定を計算し、その結果を％面10,11,12,13,14に記憶する。面（14）は得ら％れた配列の符号ビツトを記憶する。面（11）％は面（10）の前に敬さされる。後者は面０の％コピーである（整数の最下位のビツトと％整数の算術的否定の最下位のビツトとは％等しい）。 'MINUS: 0 NS:＝RAM C:＝0;; 1 EW:RAM;; 11 RAM:NS:＝PLUS;; 10 RAM:NS:＝PLUS C:＝1;; 2 NS:EW:＝RAM C:＝CARRY;; NS:＝PLUS C:＝0;; 12 RAM:＝PLUS C:1;; 3 NS:EW:＝RAM C:＝CARRY;; NS;＝PLUS C:＝0;; 13 RAM:＝PLUS C:＝1;; 3 NS:EW:＝RAM C:CARRY;; NS:＝PLUS C:＝0;; 14 RAM:＝RLUS;; ；表VIのコンボリユーシヨンプログラムADD_EASTの他の
形を本発明によつて素子を用いる並列プロセツサのプロ
グラムを普遍性を示すために下の表VIIIに示す。表 VIII ％面0,1,2の内容に２補完３ビツト整数の％２次元配列を表わさせる。ただし面２は符％号ビツトを記憶し、ルーチン＋−ADD_EAST ％は前記配列の各整数とその東隣のも％のとの和を計算する。その結果得られた配％列は面10,11,12,13に記憶される。最後の％面は符号ビツトを記憶する。ルーチンADD_EAST ％と＋−ADD_EASTとはそれらの最後の命令だ％け異なるだけである。 ’＋−ADD_EAST: 0 NS:EW:＝RAM C:＝0;; EW:＝E;; 10 RAM:＝PLUS C:＝CARRY;; 1 NS:EW:＝RAM;; EW:＝E;; 11 RAM:＝PLUS C:CARRY;; 2 NS:EW:＝RAM;; EW:＝E;; 12 RAM:＝PLUS C:＝CARRY;; 13 RAM:＝PLUS;; ；プログラムおよびスピードの両方の種々の程度の効率
は第２図に示す素子の配列の若干の変更によつて得られ
ることを理解されたい。たとえば、或る転送機能は、対
応してハードウエアが少なく、プログラムの複雑性が若
干増大し、スピードが若干下がる全加算器（たとえば命
令11および12を見よ）によつて行なわれる。または、制
御信号と選択ハードウエアを増大させることにより、或
る信号転送機能、および或る算術および論理機能さえ簡
単になる。たとえば、第５図は、全加算器が「借り」出力信号BO
RROWを含むように拡張され、NSおよびEW信号が直接デー
タBUSにゲートされる１素子の実施例を示す。さらに、
制御信号が、２進の“0"および“1"がNSおよびEWレジス
タに直接書き込まれ、上記の７のような命令のサブルー
チンの必要性を除去するように与えられる。また、南か
ら北への直接のデータシフト用のCMレジスタも設けられ
る。第５図において、データ入力端子D1,D2およびけた上
げ入力端子Ｃを持つ通常の１ビツト全加算器／減算器
（40）がPLUS出力信号、CARRY出力信号、およびBORROW
出力信号を発生する。それぞれNSレジスタ、EWレジス
タ、およびＣレジスタとして示された単一ビツトデータ
アキユムレータすなわちレジスタ（42,44,46）の出力端
子がそれぞれ加算器（40）のD1,D2、およびＣ入力端子
に接続されている。これらのレジスタ（42,44,46）は、
クロツクされたとき、それぞれ通常の信号制御、信号選
択回路（マルチプレクサMUX）（48,50,52）から選択的
に負荷される。各回路（48,50,52）は第１図の制御装置
（12）からの命令信号に応答してその関連したレジスタ
に５つの入力信号の任意の１つを選択的に供給すること
ができる。５入力信号選択回路（MUX）（54）はデータ
バスBUSに５つの入力信号の１つを選択的に供給し、３
入力信号選択回路（MUX）（56）は３つの入力信号の１
つをCMレジスタとして示された単一ビツトアキユムレー
タすなわちレジスタ（58）に選択的に供給する。通常の128×1RAM（60）はそのデータ入力端子DIに接
続されたデータBUSを持つ。RAMのアドレス入力は第１図
の制御装置（12）から７つのアドレス信号a₀−a₆を受け
取り、RAM出力端子DOはバスマルチプレクサ（B MUX）
（54）の１つの入力に接続される。RAMの書込み可能化
入力端子は、入力端子にc₉,c₁₀およびクロツク（CLK）
信号を受け取る通常の論理ゲート（62）からの出力信号
によつて制御される。制御装置（12）からのc₀,c₁、およびc₁₁命令信号に応
答してNS信号選択回路（NS MUX）（48）はNSレジスタ
（42）からの出力信号、BUS信号、それぞれ北および南
隣の素子からのＮおよびＳ信号、および制御装置によつ
て選択的に“1"または“0"にセツトされる制御信号c₁₅
の中から信号を選ぶ。EW信号選択回路（EW MUX）（50）
はEWレジスタ（44）の出力信号、それぞれ東および西隣
の素子からのＥおよびＷ信号、BUS信号、および制御装
置からのc₁₅命令の中から信号を制御装置からのc₂,c₃お
よびc₁₂命令信号に応答して選択する。けた上げ信号選
択回路（C MUX）（52）は制御装置（12）からのc₄,c₅、
およびc₁₃命令信号に応答してCARRY、BORROW、BUS、
c₁₅、およびＣ信号の１つを選び、バス信号選択回路（B
MUX）（54）はc₆,c₇、およびc₉命令信号に応答してNS
レジスタからの出力信号、EWレジスタの出力信号、PLUS
信号、CMレジスタの出力信号、およびRAM出力信号から
データバスBUSに供給する信号を選択する。第５図に示す素子は、いくつかの機能がはるかに単純
なプログラムで行なわれる以外は第２図の素子と同じよ
うに動作する。たとえば、全加算器からのけた上げ出力
信号があるために、減算は第５図の素子によつて直接行
なわれる。第２図の全加算器は減算に１つの信号を補完
する中間のステツプが必要であつた。その上、CMレジス
タによつて南隣の素子から北隣の素子へのデータシフト
が進行中の処理を妨害することなく行なわれる。したが
つて、たとえば全マトリクスが、先に負荷されたマトリ
クスが処理されている間にCMレジスタに負荷される。同様に、第５図の実施例によつてプログラマはc₁₅命
令信号で制御することにより“0"または“1"をNSおよび
EWレジスタに直接負荷することができる。これによつて
上記の命令７におけるようなサブルーチンの必要がなく
なる。さらに、Ｃレジスタ選択回路（52）はBUSから直
接負荷することができるので、上記の９のようなサブル
ーチンは、NS信号をBUSに供給し、それからNS信号を直
接Ｃレジスタに負荷するように簡単化することができ
る。第５図の素子構成によつて可能にされる他のプログ
ラムの簡単化は当業者には理解できるであろう。本発明によつて素子の配列として構成されたプロセツ
サの記憶装置はプロセツサの動作の理解をさらに容易に
するために記憶「面」として示すことができる。たとえ
ば第６図においては第５図の実施例のCM記憶装置すなわ
ちレジスタは面内で北方向には直接シフトできるが他の
方向にはシフトできない記憶面として示されている。両
方の素子の実施例のNS記憶装置すなわちレジスタはデー
タを北および南の方向に直接シフトできる記憶面として
示してある。両方の素子の実施例のEW記憶装置すなわち
レジスタはデータを東と西に直接シフトできる記憶面を
形成するＣレジスタとRAMとで形成される記憶面はデー
タを直接シフトさせる能力はない。したがつて、Ｃレジ
スタ記憶面とRAMの128枚の記憶面とは記憶面内で直接シ
フトする能力はないものとして示す。もちろん、Ｃレジ
スタ記憶面およびRAM記憶面からのデータは１つの素子
から他の素子にシフトすることはできるが、直接のシフ
トではない。このデータを直接シフトする記憶面（NS,E
Wまたは、第５図の実施例ではCM）へまずシフトさせる
ような中間のステツプが必要である。本発明の素子配列で構成された並列プロセツサは大規
模集積回路（LSI）として構成することができる。この
ような構成では最大数の素子に対してピンの数を最少に
する配列の形があるであろう。適当な数学的解析によつて、たとえば第３図の実施例
を構成するとき、LSIチツプ上の１素子についての通信
伝達ピンの数を最少にする長方形配列は“m"方向すなわ
ち鉛直（北／南）方向の素子の数が水平“n"（東／西）
方向の素子の２倍多い配列であることがわかる。たとえ
ば、北／南方向に全部で８つの素子、東／西の方向に８
つの素子（８×８配列）を持つチツプは東／西方向に６
つの素子、北／南の方向に12の素子を持つ（６×12の配
列）チツプと同数のピンを持つ。８×８配列には64個の
素子があり、６×12配列には72個の素子があるので、第
５図の素子を用いるときにはｍ＝2nのｍ×ｎ配列のLSI
回路をつくる方が経済的である。第２図の素子の構成では、LSIチツプ上の最大数の素
子に対して、各方向に同数の素子を持つ長方形のマトリ
クスすなわち配列をつくると、ピンの数が最少になるこ
とがわかる。そうすると上記の例においては８×８配列
が最大の配列の大きさに対して最少数のピンを持つこと
になる。このような構成において上記の機能がデータバスのよ
うな特別の接続なしにどのようにして得られるかを理解
しやすくするために、本発明による１つの可能な超大規
模集積回路（VLSI）の素子を部分的に第７図に示す。第７図に今までの実施例の処理素子（エレメント）を
含む素子（セル）の部分を通常のVLSI「格子」図を用い
て示す。図の左側に示す信号は今までに説明した制御信
号と記憶信号である。ただし信号とその補数との両方は
たいていの場合（たとえばEW/およびEW信号）に与えら
れる。第７図で鉛直線は水平線の左から供給された信号
の論理AND機能を表わす。もつと詳しくは、鉛直線をた
どつて２本の水平線の交点に点があると、鉛直線上の信
号は水平線上にはいつてくる２つの信号のAND機能であ
る。最上の水平線上の信号は各鉛直線に与えられるシス
テムクロツクである。したがつて、最も左の鉛直線に現われる唯一の信号は
クロツクである。右の方へ次の鉛直線上の信号はNS/AND
c₆ AND c₇ AND CLK/である。右の方へ次の線ではEW/、
c₆、c₇/、およびCLK/のANDである。鉛直線はまた図の底
でグループで相互接続されている。このような各グルー
プ接続は鉛直線上に現われるすべての信号の論理的ORを
表わす。鉛直線のこれらのグループからの出力信号は第
７図の底に示してある。それらはそれぞれ左から右へRA
Mデータ入力信号、NSレジスタ入力信号、EWレジスタ入
力信号、CMレジスタ入力信号、およびＣレジスタ入力信
号の電流値を表わすDI/、NS/、EW/、CM/、およびC/であ
る。第７図の構成は第５図に関連して説明した全加算器／
減算器として機能することは当業者には理解されるであ
ろう。たとえば、「ORをとられた」鉛直線の各グループ
は全体で加算器／減算器真理表機能を行なうC/、NS、EW
およびＣ、NS、EW/およびＣ、NS/、EWおよびC/、NS/、E
W/のANDを与える４本の線を持つ。第２および５図の実
施例におけると同じ意味ではデータバスはないが、論理
配列の中でバス機能は行なわれる。本発明の素子を用いるプロセツサの１つの構成を第１
図に、ｍとｎのどちらも１より大きいとき、ｍ×ｎ素子
の長方形配列として示したが、他の構成も望ましいかも
知れない。たとえば線形データの処理を含む用途におい
ては、線形配列（ｍ＝１のときのｍ×ｎ素子）が有用で
あろう。そのような線形プロセツサの１つの可能な構成
を第８図に示す。第８図において、複数の同じプロセツサ素子P1−Pn
（たとえば簡単のために第２図の実施例の素子）が、各
素子の東端子Ｅが各その隣の西端子Ｗに接続され、各素
子の南端子Ｓがその隣の素子の北端子Ｎに接続されるよ
うに接続される。最初および最後の素子P1およびPnはそ
れぞれそれらの北および西端子Ｎ、Ｗおよび南および東
端子Ｓ、Ｅがデータ入出力装置（10′）に接続されてい
る。各素子は制御装置（12′）から命令信号c₀〜c_xとア
ドレス信号a₀〜a_yとを受信する。データ入出力装置は、１行の素子があるだけなので、
各Ｎ、Ｓ、Ｅ、およびＷ信号に対して唯一つの入出力ラ
インがあるだけである点を除いて、第１図に関連して説
明したものと同様である。同様に制御装置も第１図に関
連して説明したものと同様である。線形データは、それを入出力装置（12′）から第１素
子、それから次の素子へと全ラインのデータがプロセツ
サに記憶されるまでシフトさせることによつてプロセツ
サに書き込まれる。または、ラインの全データは、プロ
セツサと入出力装置との間のわずかに変更した、並列接
続と平行にプロセツサにシフトすることができる。デー
タ書き込まれるとき、プロセツサは上に説明したように
任意の所望の仕方で制御することができてデータに算術
および（または）論理機能を行なう。処理されたデータ
はそれから入出力装置にシフトしてさらに使用すること
ができる。以上本発明の原理、好ましい実施例、および動作の態
様を説明した。しかし実施例は例示のためであつて限定
のためではないから、保護せられるべき本発明は特殊な
実施例に限定されない。さらに、当業者には本発明の精
神から逸脱することなく変化変形ができる。

【図面の簡単な説明】第１図は本発明の素子を用いて構成された並列データプ
ロセツサの機能的構成図である。第２図は本発明のプロセツサ素子の１つの実施例の機能
的構成図である。第３および４図は本発明の並列プロセツサによるエロー
ジヨン処理の前後のデータマトリクスのグラフ的表示図
である。第５図は本発明のプロセツサ素子の他の実施例の機能的
構成図である。第６図は第５図の実施例の素子の構造を用いる並列プロ
セツサの記憶面のグラフ的表示図で、適当な場合の各面
内のデータ転送の方向を示す。第７図は１つの可能な超大規模集積回路（VLSI）技術で
構成された本発明の素子の機能図である。第８図は本発明の素子で構成された線形プロセツサの機
能的構成図である。

フロントページの続き (56)参考文献特開昭58−15333（ＪＰ，Ａ) 特開昭49−73942（ＪＰ，Ａ) 特開昭48−102939（ＪＰ，Ａ) 実開昭52−135637（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】１．デジタルデータ信号を処理する複数の素子（セル）
を持つ並列データプロセッサであって、プログラム命令に応答して制御信号を生成する制御装置
と、相互接続された複数の同一セルであって、各々が、２つ
の入力端子、けた上げ入力端子、和出力端子及びけた上
げ出力端子を持つ全加算器と、該全加算器と前記制御装
置とに接続された複数のメモリとを備え、該メモリの各
々が、前記制御装置からの制御信号に応答して複数の所
定のデータ信号の中の選択されたデータを前記全加算器
の入力端子に供給するように個々に制御され、前記メモ
リが前記全加算器と前記制御装置とに接続されていて論
理演算と算術演算との両方が前記全加算器によって行わ
れる、相互接続された複数の同一セルとを備える並列デ
ータプロセッサ。２．ｎ×ｍマトリクスに相互接続されたｎ×ｍ個の素子
（セル）を含み、各セルが少なくとも２つの隣り合うセ
ルまたは少なくとも１つの隣り合うセルと外部のデータ
源またはデータ受信装置とに接続された特許請求の範囲
第１項記載のデータプロセッサ。３．内部セル及び端（縁）セルを有するｎ×ｍマトリク
スに相互に接続されたｎ×ｍ個のセルを含み、前記マト
リクスの各内部セルが４つの隣り合うセルに接続され、
前記マトリクスの各端（縁）セルが、少なくとも２つの
隣り合うセルと、前記端セルのいくつかにデータを供給
するとともに該端セルのいくつかからデータを受け取る
データ入出力装置とに接続される特許請求の範囲第１項
記載のデータプロセッサ。４．前記複数のメモリが、出力端子と選択的にアドレス
できる記憶位置とを持つ多重ビットメモリを含み、前記
制御装置からの制御信号が、記憶されたデータ信号を選
択的に前記出力端子に与える記憶アドレス信号を含む、
特許請求の範囲第１項記載のデータプロセッサ。５．前記複数のメモリが、出力端子と選択的にアドレス
できる記憶位置とを持つ多重ビットメモリを含み、前記
制御装置からの制御信号が、記憶されたデータ信号を選
択的に前記出力端子に与える記憶アドレス信号を含む、
特許請求の範囲第２項記載のデータプロセッサ。６．前記複数のメモリが、出力端子と選択的にアドレス
できる記憶位置とを持つ多重ビットメモリを含み、前記
制御装置からの制御信号が、記憶されたデータ信号を選
択的に前記出力端子に与える記憶アドレス信号を含む、
特許請求の範囲第３項記載のデータプロセッサ。７．前記複数のメモリが、第１、第２および第３の単一
ビットデータレジスタを含み、各々が前記複数の所定の
データ信号の１つを書き込むように選択的に制御できる
特許請求の範囲第４項記載のデータプロセッサ。８．前記セルの各々が、データバスと、加算器の和出力
端子と多重ビットメモリの出力端子とからの信号を少な
くとも含む複数のデータ信号の１つを選択的に与える装
置とを含む、特許請求の範囲第７項記載のデータプロセ
ッサ。９．前記多重ビットメモリがRAMである、特許請求の範
囲第８項記載のデータプロセッサ。１０．前記複数のメモリが前記全加算器のけた上げ入力
端子に接続されたけた上げ入力メモリを含み、該けた上
げ入力メモリが前記制御信号に応答して２進１または２
進０の論理レベルを記憶するように選択的に制御可能で
ある特許請求の範囲第１項記載の並列データプロセッ
サ。１１．第１および第２データ入力端子、けた上げ入力端
子、和出力端子並びにけた上げ出力端子を持つ全加算器
と、データ入力端子、データ出力端子および複数のアドレス
端子を持つアドレス可能な多重ビットメモリと、第１制御信号に応答して、データバスに、前記多重ビッ
トメモリの出力端子からの出力信号または全加算器の和
出力端子からの出力信号を選択的に与えるバス選択装置
と、第２制御信号に応答して、多重ビットメモリの入力端子
に、多重ビットメモリからの出力信号またはデータバス
からのバス出力信号を選択的に与える装置と、第３制御信号に応答して、全加算器のけた上げ入力端子
に、けた上げ出力端子からのけた上げ出力信号または所
望の論理レベルを選択的に与えるけた上げ入力アキュム
レータと、第４制御信号に応答して、全加算器の第１および第２デ
ータ入力端子の一方に、データアスからの第１データ入
力信号、第２データ入力信号、またはバス入力信号を選
択的に与える第１データ入力アキュムレータ装置と、第５制御信号に応答して、全加算器の前記第１および第
２データ入力端子の他方に、第３データ入力信号、第４
データ入力信号、または前記バス入力信号を選択的に与
える第２データ入力アキュムレータ装置とを備え、前記
全加算器、メモリおよびアキュムレータが、前記全加算
器が前記制御信号に応答して算術処理および論理処理の
両方を実行するように接続されている、デジタルデータ
の単一ビットを処理するデータ処理セル。１２．第１および第２データ入力端子と、けた上げ入力
端子と、和出力端子と、けた上げ出力端子とを持つ全、
１ビット加算器と、該加算器のけた上げ入力端子に接続された単一ビットけ
た上げメモリと、前記加算器の第１および第２データ入力端子の一方に接
続された第１単一ビットデータメモリと、前記加算器の第１および第２データ入力端子の他方に接
続された第２単一ビットデータメモリと、データ入力端子およびデータ出力端子とを持つRAMと、データバスと、第１制御信号に応答して、前記RAMの出力端子からの出
力信号と前記加算器の和出力端子からの出力信号とを含
む複数の単一ビットデータ信号の１つをデータバスに選
択的に与えるバス選択装置と、第２制御信号に応答して、前記加算器のけた上げ出力端
子からの出力信号と所望の論理レベルとを含む複数の単
一ビットデータ信号の１つを前記単一ビットけた上げメ
モリに選択的に与える装置と、第３制御信号に応答して、前記第１単一ビットデータメ
モリに記憶された信号と、データバス上の信号と、２つ
のセル入力端子からの出力信号とを含む複数の単一ビッ
トデータ信号の１つを前記第１単一ビットデータメモリ
に選択的に与える装置と、第４制御信号に応答して、前記第２単一ビットデータメ
モリに記憶された信号と、データバス上の信号と、２つ
のセル入力端子からの出力信号とを含む複数の単一ビッ
トデータ信号の１つを前記第２単一ビットデータメモリ
に選択的に与える装置とを備え、前記全加算器が前記制
御信号に応答して算術処理および論理処理の両方を実行
する、デジタルデータ信号を処理するデータ処理セル。１３．第１および第２データ入力端子と、けた上げ入力
端子と、和出力端子と、けた上げ出力端子とを持つ全加
算器であって、前記第１、第２およびけた上げ入力端子
にそれぞれ印加された第１、第２および第３入力信号の
算術処理の結果に関する信号を前記出力端子にそれぞれ
出力する全加算器と、前記全加算器の前記第１、第２、およびけた上げ入力端
子に接続された複数のデジタル信号メモリであって、各
々が、複数の制御信号に応答して、それぞれ前記第１、
第２および第３入力信号として、複数の単一ビットデー
タ入力信号の１つを選択的に記憶する複数のデジタル信
号メモリと、アドレスされた記憶位置から複数の単一ビットデータ入
力信号の１つを供給する出力端子を持つ、アドレス可能
な多重ビットメモリとを備え、前記全加算器と前記メモリとが相互接続されるとともに
前記制御信号によって制御されて、前記全加算器が前記
複数の単一ビットデータ入力信号に算術処理および論理
処理の両方を行なう、単一ビットデジタル信号を処理す
るデータ処理セル。１４．前記複数のデジタル信号メモリが前記全加算器の
けた上げ入力端子に接続されたけた上げ入力メモリを含
み、前記セルが前記制御信号に応答して２進１または２
進０の論理レベルを選択的に前記けた上げ入力メモリに
記憶する装置を含む特許請求の範囲第13項記載のデータ
処理セル。１５．前記セルが同一で相互に接続されたｎ×ｍのマト
リクスに配列されている特許請求の範囲第13項記載のデ
ータ処理セル。１６．前記セルのマトリクスが集積回路チップ上に形成
されている特許請求の範囲第15項記載のデータ処理セ
ル。１７．ｎおよびｍの両者ともに１より大である特許請求
の範囲第16項記載のデータ処理セル。１８．デジタルデータ信号の高速処理用の複数の処理セ
ルを備えるデータプロセッサであって、プログラム命令に応答して制御信号を生成する制御装置
と、相互接続された複数の同一セルであって、各々が、前記
制御装置からの制御信号を受け取るように接続され、さ
らに、各々が、３つの入力端子と２つの算術処理出力端
子とを有する単一ビット全加算器処理素子と、該全加算
器処理素子に接続された複数の単一ビットメモリとを備
え、前記メモリの各々が、前記制御装置からの制御信号
に応答して前記処理素子の入力端子に複数の所定のデー
タ信号の選択されたデータを供給するように個々に制御
可能であり、前記メモリおよび全加算処理素子が前記制
御装置に接続されていて論理処理および算術処理の両方
が前記制御信号に応答して前記全加算処理素子によって
実行され、別個に論理処理素子が不要である、相互接続
された複数の同一セルとを備えるデータプロセッサ。１９．ｎ×ｍマトリクスに相互接続されたｎ×ｍ個のセ
ルを含み、各セルが少なくとも２つの隣り合うセルまた
は少なくとも１つの隣り合うセルと外部のデータ源また
はデータ受信装置とに接続された特許請求の範囲第18項
記載のデータプロセッサ。２０．内部セル及び端セルを有するｎ×ｍマトリクスに
相互に接続されたｎ×ｍ個のセルを含み、前記マトリク
スの各内部セルが４つの隣り合うセルに接続され、前記
マトリクスの各端セルが、少なくとも２つの隣り合うセ
ルと、前記端セルのいくつかにデータを供給するととも
に該端セルのいくつかからデータを受け取るデータ入出
力装置とに接続される特許請求の範囲第18項記載のデー
タプロセッサ。２１．線形配列に相互接続された複数のセルを含む特許
請求の範囲第18項記載のデータプロセッサ。２２．前記各セルが、１つは前記各単一ビットメモリ用
である複数のマルチプレクサを含み、各マルチプレクサ
が、前記制御信号に応答して複数のデータ信号の１つを
それと関連するメモリへの供給用に選択する特許請求の
範囲第18項記載のデータプロセッサ。２３．各セルがデータバスを含み、該データバスが前記
マルチプレクサの少なくともいくつかに接続されて、前
記データバス上の信号が前記メモリの少なくともいくつ
かに与えられる特許請求の範囲第22項記載のデータプロ
セッサ。２４．デジタルデータ信号を処理する複数のセルを持つ
並列データプロセッサであって、プログラム命令に応答して制御信号を生成する制御装置
と、相互接続された複数の同一セルであって、各々が、２つ
の入力端子、けた上げ入力端子和出力端子、けた上げ出
力端子及び借り出力端子を持つ全加減算器と、該全加減
算器と前記制御装置とに接続された複数のメモリとを備
え、該メモリの各々が、前記制御装置からの制御信号に
応答して複数の所定のデータ信号の中の選択されたデー
タを前記全加減算器の入力端子に供給するように個々に
制御され、前記メモリが前記全加減算器と前記制御装置
とに接続されていて論理演算と算術演算との両方が前記
全加減算器によって行われる、並列データプロセッサ。２５．ｎ×ｍマトリクスに相互接続されたｎ×ｍ個のセ
ルを含み、各セルが少なくとも２つの隣り合うセルまた
は少なくとも１つの隣り合うセルと外部のデータ源また
はデータ受信装置とに接続された特許請求の範囲第24項
記載のデータプロセッサ。２６．内部セル及び端セルを有するｎ×ｍマトリクスに
相互に接続されたｎ×ｍ個のセルを含み、前記マトリク
スの各内部セルが４つの隣り合うセルに接続され、前記
マトリクスの各端セルが、少なくとも２つの隣り合うセ
ルと、前記端セルのいくつかにデータを供給するととも
に該端セルのいくつかからデータを受け取るデータ入出
力装置とに接続される特許請求の範囲第24項記載のデー
タプロセッサ。２７．前記複数のメモリが、出力端子と選択的にアドレ
スできる記憶位置とを持つ多重ビットメモリを含み、前
記制御装置からの制御信号が、記憶されたデータ信号を
選択的に前記出力端子に与える記憶アドレス信号を含
む、特許請求の範囲第24項記載のデータプロセッサ。２８．前記複数のメモリが、第１、第２および第３の単
一ビットデータレジスタを含み、各々が前記複数の所定
のデータ信号の１つを書き込むように選択的に制御する
ことができる特許請求の範囲第27項記載のデータプロセ
ッサ。２９．前記セルの各々が、データバスと、前記加算器の
和出力端子と多重ビットメモリの出力端子とからの信号
を少なくとも含む複数のデータ信号の１つを選択的に与
える装置とを含む、特許請求の範囲第28項記載のデータ
プロセッサ。３０．前記多重ビットメモリがRAMである、特許請求の
範囲第29項記載のデータプロセッサ。３１．前記複数のメモリが前記全加算器のけた上げ入力
端子に接続されたけた上げ入力メモリを含み、該けた上
げ入力メモリが前記制御信号に応答して２進１または２
進０の論理レベルを記憶するように選択的に制御可能で
ある特許請求の範囲第24項記載の並列データプロセッ
サ。３２．第１および第２データ入力端子と、けた上げ入力
端子と、和出力端子と、けた上げ出力端子と、借り出力
端子とを持つ全加減算器であって、前記第１、第２およ
びけた上げ入力端子に印加された第１、第２および第３
入力信号の算術処理の結果に関する信号を前記出力端子
にそれぞれ出力する全加減算器と、該全加減算器の前記第１、第２およびけた上げ入力端子
に接続された複数のデジタル信号メモリであって、各々
が、複数の制御信号に応答して、それぞれ前記第１、第
２および第３入力信号として、複数の単一ビットデータ
入力信号の１つを選択的に記憶する複数のデジタル信号
メモリと、アドレスされた記憶位置から複数の単一ビットデータ入
力信号の１つを供給する出力端子を持つ、アドレス可能
な多重ビットメモリとを備え、前記全加減算器と前記メモリとが相互接続されるととも
に前記制御信号によって制御されて、前記全加減算器が
前記複数の単一ビットデータ入力信号に算術処理および
論理処理の両方を行なう、単一ビットデジタル信号を処
理するデータ処理セル。３３．前記多重ビットメモリが選択的にアドレス可能な
記憶位置を持ち、前記制御信号が記憶されたデータ信号
を前記出力端子に選択的に与える記憶アドレス信号を含
む、特許請求の範囲第32項記載のデータ処理セル。３４．前記複数の単一ビットメモリが、第１、第２、お
よび第３の単一ビットデータレジスタを含み、各々が前
記複数の所定のデータ信号の１つを書き込むように選択
的に制御できる特許請求の範囲第33項記載のデータ処理
セル。３５．前記セルの各々が、データバスと、加減算器の和
出力端子と多重ビットメモリの出力端子とからの信号を
少なくとも含む複数のデータ信号の１つを選択的に与え
る装置とを含む、特許請求の範囲第34項記載のデータ処
理セル。３６．前記多重ビットメモリがRAMである特許請求の範
囲第35項記載のデータ処理セル。３７．前記複数のデジタル信号メモリが前記全加算器の
けた上げ入力端子に接続されたけた上げ入力メモリを含
み、前記セルが前記制御信号に応答して２進１または２
進０の論理レベルを選択的に前記けた上げ入力メモリに
記憶する装置を含む特許請求の範囲第32項記載のデータ
処理セル。３８．前記セルが同一で相互に接続されたｎ×ｍのマト
リクスに配列されている特許請求の範囲第32項記載のデ
ータ処理セル。３９．前記セルのマトリクスが集積回路チップ上に形成
されている特許請求の範囲第38項記載のデータ処理セ
ル。４０．ｎおよびｍの両者ともに１より大である特許請求
の範囲第39項記載のデータ処理セル。４１．並列プロセッサ配列内で単一ビットのデジタルデ
ータを処理するデータ処理セルであって、第１および第２データ入力端子と、けた上げ入力端子
と、和出力端子と、けた上げ出力端子とを持つ全加算器
と、第１制御信号に応答して、第１データ信号または所望の
２進１もしくは０の論理レベルを選択的に前記全加算器
のけた上げ入力端子に供給するけた上げ入力アキュムレ
ータと、第２制御信号に応答して、第２データ入力信号を前記全
加算器の第１および第２データ入力端子の１方に選択的
に供給する第１データ入力アキュムレータと、第３制御信号に応答して、第３データ入力信号を第前記
第１および第２データ入力端子の他方に供給する第２デ
ータ入力アキュムレータとを備え、前記全加算器およびアキュムレータが、前記全加算器が
前記制御信号に応答して、算術処理および論理処理の両
方を実行するように接続されており、前記論理処理が少
なくとも論理OR処理および論理AND処理を含み、該論理O
R処理および論理AND処理の結果が、前記全加算器のけた
上げ出力端子から取り出せるデータ処理セル。４２．デジタルデータを処理するデータ処理セルであっ
て、第１および第２データ入力端子と、けた上げ入力端子
と、和出力端子と、けた上げ出力端子とを持つ全、１ビ
ット加算器と、該加算器のけた上げ入力端子に接続された単一ビットけ
た上げメモリと、前記加算器の第１および第２データ入力端子の一方に接
続された第１単一ビットデータメモリと、前記加算器の第１および第２データ入力端子の他方に接
続された第２単一ビットデータメモリと、前記第１単一ビットデータメモリの入力端子に接続され
た第１および第２セル入力信号ラインと、前記第２単一ビットデータメモリの入力端子に接続され
た第３および第４セル入力信号ラインと、前記第１単一ビットデータメモリの出力端子に接続され
た第１および第２セル出力信号ラインと、前記第２単一ビットデータメモリの出力端子に接続され
た第３および第４セル出力信号ラインと、制御信号に応答して、前記加算器けた上げ出力端子から
の出力信号、２進１論理レベルおよび２進０論理レベル
を含む複数の単一データ信号の１つを選択的に前記単一
ビットけた上げメモリに供給し、これにより、前記全加
算器が論理および算術処理の両方を実行できる装置とを
備えるデータ処理セル。４３．単一ビットデジタル信号を処理するデータ処理セ
ルであって、第１および第２データ入力端子と、けた上げ入力端子
と、和出力端子と、けた上げ出力端子とを持つ全加算器
であって、前記第１、第２およびけた上げ入力端子に印
加された第１、第２および第３入力信号の算術処理の結
果に関する信号を前記出力端子にそれぞれ出力する全加
算器と、前記全加算器の前記第１、第２、およびけた上げ入力端
子にそれぞれ接続され、複数の制御信号に応答して、前
記第１、第２および第３入力信号をそれぞれ記憶する第
１、第２および第３デジタル信号メモリと、アドレスされた記憶位置からデータ出力信号を供給する
出力端子を持ち、該出力端子が前記デジタル信号メモリ
の少なくとも２つに接続される、アドレス可能な多重ビ
ットメモリとを備え、前記全加算器と前記メモリとが相互接続されるとともに
前記制御信号によって制御されて、前記全加算器が算術
処理および論理処理の両方を行なう、データ処理セル。４４．前記第３デジタル信号メモリ内に２進１または２
進０の信号レベルを選択的に記憶する装置を含み、論理
処理が前記第１および第２デジタル信号メモリ内に記憶
された前記第１および第２入力信号に基づいて前記全加
算器によって実行され、論理処理の種類が前記第３デジ
タル信号メモリ内に記憶された論理レベルによって決定
される特許請求の範囲第43項記載のデータ処理セル。４５．デジタルデータ信号処理用の複数の処理セルを備
える並列データプロセッサであって、プログラム命令に応答して制御信号を生成する制御装置
と、相互接続された複数の同一セルであって、各々が、第１
および第２データ入力端子と、けた上げ入力端子と、和
出力端子と、けた上げ出力端子と、借り出力端子とを備
える全加減算器と、該全加減算器の第１入力端子、第２
出力端子及びけた上げ入力端子にそれぞれ接続される第
１、第２および第３データ記憶装置とを含むセルとを備
え、各前記第１、第２および第３データ記憶装置が前記制御
装置に接続され、該制御装置からの制御信号に応答し
て、前記データ記憶装置の各々が、複数の所定のデータ
信号の選択されたデータを前記全加減算器の入力端子に
供給するように個々に制御可能であり、前記データ記憶
装置が、前記全加減算器によって論理および算術処理が
実行されるように前記全加減算器および前記制御装置に
接続され、前記論理処理が少なくともOR処理およびAND
処理を含む並列データプロセッサ。４６．各セルが、前記制御装置と、前記第１、第２およ
び第３データ記憶装置のうちの少なくとも１つと、少な
くとも２つの隣り合うセルまたは少なくとも１個の隣り
合うセルと、外部のデータ源またはデータ受信装置とに
接続された第４データ記憶装置を含む特許請求の範囲第
45項記載のデータプロセッサ。４７．前記データ記憶装置の各々が、データ入力端子
と、データ出力端子と、前記データ入力端子に接続され
ていて前記制御装置からの制御信号に応答してデータ信
号を前記データ入力端子に選択的に供給する装置とを含
む特許請求の範囲第46項記載のデータプロセッサ。４８．各セルの前記第４データ記憶装置が前記少なくと
も２つの隣り合うセルの第４データ記憶装置に接続され
ている特許請求の範囲第47項記載のデータプロセッサ。４９．各セルが、少なくとも前記データ記憶装置のいく
つかに接続された出力端子を有する多重ビットメモリを
含むの特許請求の範囲第45項記載のデータプロセッサ。５０．前記第３データ記憶装置が、前記全加算器のけた
上げ入力端子に接続されたけた上げ入力メモリを備え、
該けた上げ入力メモリが前記制御信号に応答して２進１
または２進０論理レベルを記憶するように選択的に制御
可能である特許請求の範囲第45項記載のデータプロセッ
サ。５１．各セルが、前記制御装置と、前記第１、第２およ
び第３データ記憶装置の少なくとも１つと、少なくとも
２つの隣り合うセルまたは少なくとも１個の隣り合うセ
ルと、外部のデータ源もしくはデータ受信装置とに接続
された第４データ記憶装置を含む特許請求の範囲第50項
記載のデータプロセッサ。５２．前記データ記憶装置の各々が、データ入力端子
と、データ出力端子と、前記データ入力端子に接続され
ていて前記制御装置からの制御信号に応答してデータ信
号を前記データ入力端子に選択的に供給する装置とを含
む特許請求の範囲第51項記載のデータプロセッサ。５３．各セルの前記第４データ記憶装置が前記少なくと
も２つの隣り合うセルの第４データ記憶装置に作動的に
接続されている特許請求の範囲第52項記載のデータプロ
セッサ。５４．各セルが、少なくとも前記データ記憶装置のいく
つかに作動的に接続された出力端子を有する多重ビット
メモリを含む特許請求の範囲第50項記載のデータプロセ
ッサ。５５．前記セルが同一で相互に接続されたｎ×ｍのマト
リクスに配列されている特許請求の範囲第45項記載のデ
ータプロセッサ。５６．前記セルのマトリクスが集積回路チップ上に形成
されている特許請求の範囲第55項記載のデータプロセッ
サ。