JPH06197152A - 多重冗長回路信号入力方式 - Google Patents
多重冗長回路信号入力方式Info
- Publication number
- JPH06197152A JPH06197152A JP43A JP31871892A JPH06197152A JP H06197152 A JPH06197152 A JP H06197152A JP 43 A JP43 A JP 43A JP 31871892 A JP31871892 A JP 31871892A JP H06197152 A JPH06197152 A JP H06197152A
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- JP
- Japan
- Prior art keywords
- circuit
- redundant
- signals
- input
- circuits
- Prior art date
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】多重冗長化された回路それぞれに対する共通の
入力信号の値を信号取り込み前に確定させ、多重冗長化
された回路間で共通に取り込む信号の値を確実に一致さ
せる。 【構成】外部機器からの入力信号を各冗長部分回路Ａ１
〜Ｃ３に共通に伝送する入力ポート８、出力制御回路６
およびデータバス４を含む経路上にラッチ回路７を備え
る。ラッチ回路７は、バスサイクル制御回路５により、
各冗長部分回路に信号を取り込むバスサイクルに同期
し、かつ取り込む前のタイミングで外部からの入力信号
の値をラッチする。これにより、各冗長部分回路が共通
に取り込む信号の値を常に確定させ、同一のものとする
ことができる。
入力信号の値を信号取り込み前に確定させ、多重冗長化
された回路間で共通に取り込む信号の値を確実に一致さ
せる。 【構成】外部機器からの入力信号を各冗長部分回路Ａ１
〜Ｃ３に共通に伝送する入力ポート８、出力制御回路６
およびデータバス４を含む経路上にラッチ回路７を備え
る。ラッチ回路７は、バスサイクル制御回路５により、
各冗長部分回路に信号を取り込むバスサイクルに同期
し、かつ取り込む前のタイミングで外部からの入力信号
の値をラッチする。これにより、各冗長部分回路が共通
に取り込む信号の値を常に確定させ、同一のものとする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は多重冗長回路信号入力方
式に関し、特にディジタル信号を扱う多重冗長化された
回路に対する信号入力の安定化を確保した多重冗長回路
信号入力方式に関する。
式に関し、特にディジタル信号を扱う多重冗長化された
回路に対する信号入力の安定化を確保した多重冗長回路
信号入力方式に関する。
【０００２】
【従来の技術】多重冗長化された回路のそれぞれに対し
て、共通の入力信号が外部機器から入力される場合の多
重冗長回路信号入力方式の従来例を図２に示す。
て、共通の入力信号が外部機器から入力される場合の多
重冗長回路信号入力方式の従来例を図２に示す。
【０００３】図２に示すように、従来の多重冗長回路信
号入力方式は、冗長部分回路９、冗長部分回路Ｂ１０お
よび冗長部分回路Ｃ１１と、データバス１２と、バスサ
イクル制御回路１３と、出力制御回路１４と、入力ポー
ト１５を含んで成る。
号入力方式は、冗長部分回路９、冗長部分回路Ｂ１０お
よび冗長部分回路Ｃ１１と、データバス１２と、バスサ
イクル制御回路１３と、出力制御回路１４と、入力ポー
ト１５を含んで成る。
【０００４】冗長部分回路Ａ９〜冗長部分回路Ｃ１１
は、多数決等による信頼性向上を目的として冗長化さ
れ、同一のタイミングで同一の動作を行なう。
は、多数決等による信頼性向上を目的として冗長化さ
れ、同一のタイミングで同一の動作を行なう。
【０００５】以下に、図２の従来の多重冗長回路信号入
力方式の動作を説明する。
力方式の動作を説明する。
【０００６】バスサイクル制御回路１３は、外部機器か
らの入力信号を冗長部分回路Ａ９〜冗長部分回路Ｃ１１
に取り込むバスサイクルにおいて、そのバスサイクルに
同期した各制御信号を冗長部分回路Ａ９〜冗長部分回路
Ｃ１１と出力制御回路１４とにそれぞれ送出する。
らの入力信号を冗長部分回路Ａ９〜冗長部分回路Ｃ１１
に取り込むバスサイクルにおいて、そのバスサイクルに
同期した各制御信号を冗長部分回路Ａ９〜冗長部分回路
Ｃ１１と出力制御回路１４とにそれぞれ送出する。
【０００７】この各制御信号により、出力制御回路１４
は入力ポート１５に入力された外部機器からの入力信号
をデータバス１２上に出力し、冗長部分回路Ａ９〜冗長
部分回路Ｃ１１はデータバス１２上の信号を取り込んで
いる。
は入力ポート１５に入力された外部機器からの入力信号
をデータバス１２上に出力し、冗長部分回路Ａ９〜冗長
部分回路Ｃ１１はデータバス１２上の信号を取り込んで
いる。
【０００８】
【発明が解決しようとする課題】上述した従来の多重冗
長回路信号入力方式は、外部機器から多重化冗長構成の
複数回路に入力する入力信号が、複数回路のそれぞれに
信号を取り込むバスサイクルのタイミングとは非同期で
入力する場合に、入力信号の変化点の不安定な値で入力
信号を取り込んでしまい、各回路間の入力信号の値を異
る値として取り込み、動作異常を招くことが避けられな
いという問題点があった。
長回路信号入力方式は、外部機器から多重化冗長構成の
複数回路に入力する入力信号が、複数回路のそれぞれに
信号を取り込むバスサイクルのタイミングとは非同期で
入力する場合に、入力信号の変化点の不安定な値で入力
信号を取り込んでしまい、各回路間の入力信号の値を異
る値として取り込み、動作異常を招くことが避けられな
いという問題点があった。
【０００９】本発明の目的は上述した問題点を解決し、
多重化冗長構成の複数回路の入力信号を同一の安定した
値として取り込むことを可能とした多重冗長回路信号入
力方式を提供することにある。
多重化冗長構成の複数回路の入力信号を同一の安定した
値として取り込むことを可能とした多重冗長回路信号入
力方式を提供することにある。
【００１０】
【課題を解決するための手段】本発明の多重冗長回路信
号入力方式は、多重冗長化された回路のそれぞれにデー
タバスを介して外部機器から供給する共通の入力信号の
取込みタイミングに同期し、かつ前記取込みタイミング
よりも早いタイミングで前記共通の入力信号をラッチ
し、前記多重冗長化された回路に対する前記共通の入力
信号の取込時の値を前記多重化された回路それぞれにつ
いて同一に確定させるものとした構成を有する。
号入力方式は、多重冗長化された回路のそれぞれにデー
タバスを介して外部機器から供給する共通の入力信号の
取込みタイミングに同期し、かつ前記取込みタイミング
よりも早いタイミングで前記共通の入力信号をラッチ
し、前記多重冗長化された回路に対する前記共通の入力
信号の取込時の値を前記多重化された回路それぞれにつ
いて同一に確定させるものとした構成を有する。
【００１１】また本発明の多重冗長回路信号入力方式
は、前記共通の入力信号が、前記多重化された回路のそ
れぞれに前記データバスのバスサイクルとは非同期で入
力するものとした構成を有する。
は、前記共通の入力信号が、前記多重化された回路のそ
れぞれに前記データバスのバスサイクルとは非同期で入
力するものとした構成を有する。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例の多重冗長回路信
号入力方式の構成を示すブロック図である。
号入力方式の構成を示すブロック図である。
【００１４】図１に示す本実施例の構成は、冗長部分回
路Ａ１、冗長部分回路Ｂ２および冗長部分回路Ｃ３と、
データバス４と、バスサイクル制御回路５と、出力制御
回路６と、ラッチ回路７と、外部機器からの非同期の入
力信号が入力される入力ポート８とを有する。
路Ａ１、冗長部分回路Ｂ２および冗長部分回路Ｃ３と、
データバス４と、バスサイクル制御回路５と、出力制御
回路６と、ラッチ回路７と、外部機器からの非同期の入
力信号が入力される入力ポート８とを有する。
【００１５】上述した構成中、冗長部分回路Ａ１〜冗長
部分回路Ｃ３は、多数決等の信頼性向上を目的として冗
長化され、同一のタイミングで同一の動作を行なう。
部分回路Ｃ３は、多数決等の信頼性向上を目的として冗
長化され、同一のタイミングで同一の動作を行なう。
【００１６】次に、本実施例の動作について説明する。
【００１７】バスサイクル制御回路５は、外部機器から
の入力信号を冗長部分回路Ａ１〜冗長部分回路Ｃ３に取
り込むバスサイクルにおいて、そのバスサイクルに同期
した各制御信号を冗長部分回路Ａ１〜冗長部分回路Ｃ
３、出力制御回路６およびラッチ回路７にそれぞれ送出
し、これら各制御信号により各部は次のように動作す
る。
の入力信号を冗長部分回路Ａ１〜冗長部分回路Ｃ３に取
り込むバスサイクルにおいて、そのバスサイクルに同期
した各制御信号を冗長部分回路Ａ１〜冗長部分回路Ｃ
３、出力制御回路６およびラッチ回路７にそれぞれ送出
し、これら各制御信号により各部は次のように動作す
る。
【００１８】ラッチ回路７は、入力ポート８に入力され
た外部機器からの入力信号を、冗長部分回路Ａ１〜冗長
回路部分回路Ｃ３に信号を取り込むバスサイクルに同期
し、かつそれよりも以前のタイミングでラッチし、その
値を出力する。
た外部機器からの入力信号を、冗長部分回路Ａ１〜冗長
回路部分回路Ｃ３に信号を取り込むバスサイクルに同期
し、かつそれよりも以前のタイミングでラッチし、その
値を出力する。
【００１９】また、出力制御回路６は、ラッチ回路７の
出力信号をデータバス４上に出力する。また、冗長部分
回路Ａ１〜冗長部分回路Ｃ３は、データバス４上の信号
を取り込む。
出力信号をデータバス４上に出力する。また、冗長部分
回路Ａ１〜冗長部分回路Ｃ３は、データバス４上の信号
を取り込む。
【００２０】以上の動作を行うことにより、外部機器か
ら非同期で入力される入力信号の値が、冗長部分回路Ａ
１〜冗長部分回路Ｃ３に信号を取り込むタイミングで確
定するので、各冗長部分回路間で取り込む信号の値を確
実に一致させることができる。
ら非同期で入力される入力信号の値が、冗長部分回路Ａ
１〜冗長部分回路Ｃ３に信号を取り込むタイミングで確
定するので、各冗長部分回路間で取り込む信号の値を確
実に一致させることができる。
【００２１】
【発明の効果】以上説明したように本発明は、多重冗長
化された複数の回路に外部から非同期で共通に入力する
入力信号に対して、各冗長化された回路に信号を取り込
むバスサイクルに同期し、かつそれより前のタイミング
で入力信号をラッチすることにより、各冗長化された各
回路に信号を取り込む時に確実に確定した信号の値を取
り込むことができ、これにより、外部から入力する信号
の値が確定することを他の手段で確認すること無しに、
共通に取り込む信号の値が多重冗長化された回路間で確
実に一致させることができる効果を有する。
化された複数の回路に外部から非同期で共通に入力する
入力信号に対して、各冗長化された回路に信号を取り込
むバスサイクルに同期し、かつそれより前のタイミング
で入力信号をラッチすることにより、各冗長化された各
回路に信号を取り込む時に確実に確定した信号の値を取
り込むことができ、これにより、外部から入力する信号
の値が確定することを他の手段で確認すること無しに、
共通に取り込む信号の値が多重冗長化された回路間で確
実に一致させることができる効果を有する。
【図１】本発明の一実施例の多重冗長回路信号入力方式
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】従来の多重冗長回路信号入力方式の構成を示す
ブロック図である。
ブロック図である。
１ 冗長部分回路Ａ ２ 冗長部分回路Ｂ ３ 冗長部分回路Ｃ ４ データバス ５ バスサイクル制御回路 ６ 出力制御回路 ７ ラッチ回路 ８ 入力ポート ９ 冗長部分回路Ａ １０ 冗長部分回路Ｂ １１ 冗長部分回路Ｃ １２ データバス １３ バスサイクル制御回路 １４ 出力制御回路 １５ 入力ポート
Claims (2)
- 【請求項１】 多重冗長化された回路のそれぞれにデー
タバスを介して外部機器から供給する共通の入力信号の
取込みタイミングに同期し、かつ前記取込みタイミング
よりも早いタイミングで前記共通の入力信号をラッチ
し、前記多重冗長化された回路に対する前記共通の入力
信号の取込時の値を前記多重化された回路それぞれにつ
いて同一に確定させることを特徴とする多重冗長回路信
号入力方式。 - 【請求項２】 前記共通の入力信号が、前記多重化され
た回路のそれぞれに前記データバスのバスサイクルとは
非同期で入力することを特徴とする請求項１記載の多重
冗長回路信号入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06197152A (ja) | 1992-11-27 | 1992-11-27 | 多重冗長回路信号入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06197152A (ja) | 1992-11-27 | 1992-11-27 | 多重冗長回路信号入力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197152A true JPH06197152A (ja) | 1994-07-15 |
Family
ID=18102197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06197152A (ja) | 1992-11-27 | 1992-11-27 | 多重冗長回路信号入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197152A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137599A (ja) * | 1988-11-18 | 1990-05-25 | Fujitsu Ltd | 局内監視制御装置 |
-
1992
- 1992-11-27 JP JP43A patent/JPH06197152A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137599A (ja) * | 1988-11-18 | 1990-05-25 | Fujitsu Ltd | 局内監視制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950426 |